Hardware Interfaces and Registers
Interfaces
Referring to the Comportable guideline for peripheral device functionality, the module spi_host
has the following hardware interfaces defined.
Primary Clock: clk_i
Other Clocks: none
Bus Device Interfaces (TL-UL): tl
Bus Host Interfaces (TL-UL): none
Peripheral Pins for Chip IO:
Pin name | direction | Description |
---|---|---|
sck | output | SPI Clock |
csb | output | Chip Select# (One hot, active low). The size of this port should match NumCS. |
sd[3:0] | inout | SPI data bus |
Inter-Module Signals: Reference
Port Name | Package::Struct | Type | Act | Width | Description |
---|---|---|---|---|---|
passthrough | spi_device_pkg::passthrough | req_rsp | rsp | 1 | |
tl | tlul_pkg::tl | req_rsp | rsp | 1 |
Interrupts:
Interrupt Name | Type | Description |
---|---|---|
error | Event | Error-related interrupts, see |
spi_event | Event | Event-related interrupts, see |
Security Alerts:
Alert Name | Description |
---|---|
fatal_fault | This fatal alert is triggered when a fatal TL-UL bus integrity fault is detected. |
Security Countermeasures:
Countermeasure ID | Description |
---|---|
SPI_HOST.BUS.INTEGRITY | End-to-end bus integrity scheme. |
Registers
Summary | |||
---|---|---|---|
Name | Offset | Length | Description |
spi_host.INTR_STATE | 0x0 | 4 | Interrupt State Register |
spi_host.INTR_ENABLE | 0x4 | 4 | Interrupt Enable Register |
spi_host.INTR_TEST | 0x8 | 4 | Interrupt Test Register |
spi_host.ALERT_TEST | 0xc | 4 | Alert Test Register |
spi_host.CONTROL | 0x10 | 4 | Control register |
spi_host.STATUS | 0x14 | 4 | Status register |
spi_host.CONFIGOPTS | 0x18 | 4 | Configuration options register. |
spi_host.CSID | 0x1c | 4 | Chip-Select ID |
spi_host.COMMAND | 0x20 | 4 | Command Register |
spi_host.RXDATA | 0x24 | 4 | SPI Receive Data. |
spi_host.TXDATA | 0x28 | 4 | SPI Transmit Data. |
spi_host.ERROR_ENABLE | 0x2c | 4 | Controls which classes of errors raise an interrupt. |
spi_host.ERROR_STATUS | 0x30 | 4 | Indicates that any errors that have occurred. When an error occurs, the corresponding bit must be cleared here before issuing any further commands. |
spi_host.EVENT_ENABLE | 0x34 | 4 | Controls which classes of SPI events raise an interrupt. |
spi_host.INTR_STATE @ 0x0
Interrupt State Register Reset default = 0x0, mask 0x3
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | rw1c | 0x0 | error | Error-related interrupts, see | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 | rw1c | 0x0 | spi_event | Event-related interrupts, see |
spi_host.INTR_ENABLE @ 0x4
Interrupt Enable Register Reset default = 0x0, mask 0x3
|
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | rw | 0x0 | error | Enable interrupt when | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 | rw | 0x0 | spi_event | Enable interrupt when |
spi_host.INTR_TEST @ 0x8
Interrupt Test Register Reset default = 0x0, mask 0x3
|
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | wo | 0x0 | error | Write 1 to force | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 | wo | 0x0 | spi_event | Write 1 to force |
spi_host.ALERT_TEST @ 0xc
Alert Test Register Reset default = 0x0, mask 0x1
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | wo | 0x0 | fatal_fault | Write 1 to trigger one alert event of this kind. |
spi_host.CONTROL @ 0x10
Control register Reset default = 0x7f, mask 0xe000ffff
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
7:0 | rw | 0x7f | RX_WATERMARK | If | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
15:8 | rw | 0x0 | TX_WATERMARK | If | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
28:16 | Reserved | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
29 | rw | 0x0 | OUTPUT_EN | Enable the SPI host output buffers for the sck, csb, and sd lines. This allows the SPI_HOST IP to connect to the same bus as other SPI controllers without interference. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
30 | rw | 0x0 | SW_RST | Clears the entire IP to the reset state when set to 1, including the FIFOs, the CDC's, the core state machine and the shift register. In the current implementation, the CDC FIFOs are drained not reset. Therefore software must confirm that both FIFO's empty before releasing the IP from reset. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
31 | rw | 0x0 | SPIEN | Enables the SPI host. On reset, this field is 0, meaning that no transactions can proceed. |
spi_host.STATUS @ 0x14
Status register Reset default = 0x0, mask 0xffdfffff
|
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
7:0 | ro | 0x0 | TXQD | Transmit queue depth. Indicates how many unsent 32-bit words are currently in the TX FIFO. When active, this result may be an overestimate due to synchronization delays, | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
15:8 | ro | 0x0 | RXQD | Receive queue depth. Indicates how many unread 32-bit words are currently in the RX FIFO. When active, this result may an underestimate due to synchronization delays. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
19:16 | ro | 0x0 | CMDQD | Command queue depth. Indicates how many unread 32-bit words are currently in the command segment queue. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
20 | ro | 0x0 | RXWM | If high, the number of 32-bits in the RX FIFO now exceeds the
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
21 | Reserved | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
22 | ro | 0x0 | BYTEORDER | The value of the ByteOrder parameter, provided so that firmware can confirm proper IP configuration. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
23 | ro | 0x0 | RXSTALL | If high, signifies that an ongoing transaction has stalled due to lack of available space in the RX FIFO | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
24 | ro | 0x0 | RXEMPTY | When high, indicates that the receive fifo is empty. Any reads from RX FIFO will cause an error interrupt. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
25 | ro | 0x0 | RXFULL | When high, indicates that the receive fifo is full. Any
ongoing transactions will stall until firmware reads some
data from | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
26 | ro | 0x0 | TXWM | If high, the amount of data in the TX FIFO has fallen below the
level of | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
27 | ro | 0x0 | TXSTALL | If high, signifies that an ongoing transaction has stalled due to lack of data in the TX FIFO | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
28 | ro | 0x0 | TXEMPTY | When high, indicates that the transmit data fifo is empty. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
29 | ro | 0x0 | TXFULL | When high, indicates that the transmit data fifo is full.
Any further writes to | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
30 | ro | 0x0 | ACTIVE | When high, indicates the SPI host is processing a previously issued command. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
31 | ro | 0x0 | READY | When high, indicates the SPI host is ready to receive commands. Writing to COMMAND when READY is low is an error, and will trigger an interrupt. |
spi_host.CONFIGOPTS @ 0x18
Configuration options register. Reset default = 0x0, mask 0xefffffff
|
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Contains options for controlling each peripheral. One register per cs_n line | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
15:0 | rw | 0x0 | CLKDIV_0 | Core clock divider. Slows down subsequent SPI transactions by a
factor of (CLKDIV+1) relative to the core clock frequency. The
period of sck, T(sck) then becomes | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
19:16 | rw | 0x0 | CSNIDLE_0 | Minimum idle time between commands. Indicates the minimum number of sck half-cycles to hold cs_n high between commands. Setting this register to zero creates a minimally-wide CS_N-high pulse of one-half sck cycle. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
23:20 | rw | 0x0 | CSNTRAIL_0 | CS_N Trailing Time. Indicates the number of half sck cycles, CSNTRAIL+1, to leave between last edge of sck and the rising edge of cs_n. Setting this register to zero corresponds to the minimum delay of one-half sck cycle. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
27:24 | rw | 0x0 | CSNLEAD_0 | CS_N Leading Time. Indicates the number of half sck cycles, CSNLEAD+1, to leave between the falling edge of cs_n and the first edge of sck. Setting this register to zero corresponds to the minimum delay of one-half sck cycle | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
28 | Reserved | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
29 | rw | 0x0 | FULLCYC_0 | Full cycle. Modifies the CPHA sampling behaviour to allow for longer device logic setup times. Rather than sampling the SD bus a half cycle after shifting out data, the data is sampled a full cycle after shifting data out. This means that if CPHA = 0, data is shifted out on the trailing edge, and sampled a full cycle later. If CPHA = 1, data is shifted and sampled with the trailing edge, also separated by a full cycle. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
30 | rw | 0x0 | CPHA_0 | The phase of the sck clock signal relative to the data. When
CPHA = 0, the data changes on the trailing edge of sck
and is typically sampled on the leading edge. Conversely
if CPHA = 1 high, data lines change on the leading edge of
sck and are typically sampled on the trailing edge.
CPHA should be chosen to match the phase of the selected
device. The sampling behavior is modified by the
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
31 | rw | 0x0 | CPOL_0 | The polarity of the sck clock signal. When CPOL is 0, sck is low when idle, and emits high pulses. When CPOL is 1, sck is high when idle, and emits a series of low pulses. |
spi_host.CSID @ 0x1c
Chip-Select ID Reset default = 0x0, mask 0xffffffff
|
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Controls which device to target with the next command. This register
is passed to the core whenever | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
31:0 | rw | 0x0 | CSID | Chip Select ID |
spi_host.COMMAND @ 0x20
Command Register Reset default = 0x0, mask 0x3fff
|
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Parameters specific to each command segment. Unlike the | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
8:0 | wo | 0x0 | LEN | Segment Length. For read or write segments, this field controls the
number of 1-byte bursts to transmit and or receive in
this command segment. The number of cyles required
to send or received a byte will depend on | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
9 | wo | 0x0 | CSAAT | Chip select active after transaction. If CSAAT = 0, the
chip select line is raised immediately at the end of the
command segment. If | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
11:10 | wo | 0x0 | SPEED | The speed for this command segment: "0" = Standard SPI. "1" = Dual SPI. "2"=Quad SPI, "3": RESERVED. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
13:12 | wo | 0x0 | DIRECTION | The direction for the following command: "0" = Dummy cycles (no TX/RX). "1" = Rx only, "2" = Tx only, "3" = Bidirectional Tx/Rx (Standard SPI mode only). |
spi_host.RXDATA @ + 0x24
1 item ro window
Byte writes are not supported
|
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| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
SPI Receive Data. Reads from this window pull data from the RXFIFO. The serial order of bit transmission
is chosen to match SPI flash devices. Individual bytes
are always transmitted with the most significant bit first.
Only four-bute reads are supported. If ByteOrder = 0,
the first byte received is packed in the MSB of |
spi_host.TXDATA @ + 0x28
1 item wo window
Byte writes are supported
|
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| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
SPI Transmit Data. Data written to this window is placed into the TXFIFO. Byte-enables are supported for writes. The serial order of bit transmission
is chosen to match SPI flash devices. Individual bytes
are always transmitted with the most significant bit first.
Multi-byte writes are also supported, and if ByteOrder = 0,
the bits of |
spi_host.ERROR_ENABLE @ 0x2c
Controls which classes of errors raise an interrupt. Reset default = 0x1f, mask 0x1f
|
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| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | rw | 0x1 | CMDBUSY | Command Error: If this bit is set, the block sends an error
interrupt whenever a command is issued while busy (i.e. a 1 is
when | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 | rw | 0x1 | OVERFLOW | Overflow Errors: If this bit is set, the block sends an error interrupt whenever the TX FIFO overflows. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
2 | rw | 0x1 | UNDERFLOW | Underflow Errors: If this bit is set, the block sends an
error interrupt whenever there is a read from | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
3 | rw | 0x1 | CMDINVAL | Invalid Command Errors: If this bit is set, the block sends an
error interrupt whenever a command is sent with invalid values for
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
4 | rw | 0x1 | CSIDINVAL | Invalid CSID: If this bit is set, the block sends an error interrupt whenever a command is submitted, but CSID exceeds NumCS. |
spi_host.ERROR_STATUS @ 0x30
Indicates that any errors that have occurred. When an error occurs, the corresponding bit must be cleared here before issuing any further commands. Reset default = 0x0, mask 0x3f
|
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Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | rw1c | 0x0 | CMDBUSY | Indicates a write to | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 | rw1c | 0x0 | OVERFLOW | Indicates that firmware has overflowed the TX FIFO | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
2 | rw1c | 0x0 | UNDERFLOW | Indicates that firmware has attempted to read from
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
3 | rw1c | 0x0 | CMDINVAL | Indicates an invalid command segment, meaning either an invalid value of
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
4 | rw1c | 0x0 | CSIDINVAL | Indicates a command was attempted with an invalid value for | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
5 | rw1c | 0x0 | ACCESSINVAL | Indicates that TLUL attempted to write to TXDATA with no bytes enabled. Such 'zero byte' writes are not supported. |
spi_host.EVENT_ENABLE @ 0x34
Controls which classes of SPI events raise an interrupt. Reset default = 0x0, mask 0x3f
|
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| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Bits | Type | Reset | Name | Description | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
0 | rw | 0x0 | RXFULL | Assert to send a spi_event interrupt whenever | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
1 | rw | 0x0 | TXEMPTY | Assert to send a spi_event interrupt whenever | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
2 | rw | 0x0 | RXWM | Assert to send a spi_event interrupt whenever the number of 32-bit words in
the RX FIFO is greater than | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
3 | rw | 0x0 | TXWM | Assert to send a spi_event interrupt whenever the number of 32-bit words in
the TX FIFO is less than | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
4 | rw | 0x0 | READY | Assert to send a spi_event interrupt whenever | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
5 | rw | 0x0 | IDLE | Assert to send a spi_event interrupt whenever |