pinmux_regs.h

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/**
 * @file
 * @brief Generated register defines for pinmux
 */
 
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// Copyright lowRISC contributors (OpenTitan project).
 
// Licensing information found in source file:
// Licensed under the Apache License, Version 2.0, see LICENSE for details.
// SPDX-License-Identifier: Apache-2.0
 
#ifndef _PINMUX_REG_DEFS_
#define _PINMUX_REG_DEFS_
 
#ifdef __cplusplus
extern "C" {
#endif
// Number of muxed peripheral inputs
#define PINMUX_PARAM_N_MIO_PERIPH_IN 60
 
// Number of muxed peripheral outputs
#define PINMUX_PARAM_N_MIO_PERIPH_OUT 66
 
// Number of muxed IO pads
#define PINMUX_PARAM_N_MIO_PADS 47
 
// Number of dedicated IO pads
#define PINMUX_PARAM_N_DIO_PADS 16
 
// Number of wakeup detectors
#define PINMUX_PARAM_N_WKUP_DETECT 8
 
// Number of wakeup counter bits
#define PINMUX_PARAM_WKUP_CNT_WIDTH 8
 
// Number of alerts
#define PINMUX_PARAM_NUM_ALERTS 1
 
// Register width
#define PINMUX_PARAM_REG_WIDTH 32
 
// Alert Test Register
#define PINMUX_ALERT_TEST_REG_OFFSET 0x0
#define PINMUX_ALERT_TEST_REG_RESVAL 0x0u
#define PINMUX_ALERT_TEST_FATAL_FAULT_BIT 0
 
// Register write enable for MIO peripheral input selects. (common
// parameters)
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_MULTIREG_COUNT 60
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_0_REG_OFFSET 0x4
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_0_EN_0_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_1_REG_OFFSET 0x8
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_1_EN_1_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_2_REG_OFFSET 0xc
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_2_EN_2_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_3_REG_OFFSET 0x10
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_3_EN_3_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_4_REG_OFFSET 0x14
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_4_EN_4_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_5_REG_OFFSET 0x18
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_5_EN_5_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_6_REG_OFFSET 0x1c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_6_EN_6_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_7_REG_OFFSET 0x20
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_7_EN_7_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_8_REG_OFFSET 0x24
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_8_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_8_EN_8_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_9_REG_OFFSET 0x28
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_9_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_9_EN_9_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_10_REG_OFFSET 0x2c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_10_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_10_EN_10_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_11_REG_OFFSET 0x30
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_11_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_11_EN_11_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_12_REG_OFFSET 0x34
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_12_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_12_EN_12_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_13_REG_OFFSET 0x38
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_13_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_13_EN_13_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_14_REG_OFFSET 0x3c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_14_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_14_EN_14_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_15_REG_OFFSET 0x40
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_15_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_15_EN_15_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_16_REG_OFFSET 0x44
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_16_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_16_EN_16_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_17_REG_OFFSET 0x48
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_17_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_17_EN_17_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_18_REG_OFFSET 0x4c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_18_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_18_EN_18_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_19_REG_OFFSET 0x50
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_19_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_19_EN_19_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_20_REG_OFFSET 0x54
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_20_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_20_EN_20_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_21_REG_OFFSET 0x58
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_21_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_21_EN_21_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_22_REG_OFFSET 0x5c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_22_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_22_EN_22_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_23_REG_OFFSET 0x60
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_23_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_23_EN_23_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_24_REG_OFFSET 0x64
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_24_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_24_EN_24_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_25_REG_OFFSET 0x68
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_25_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_25_EN_25_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_26_REG_OFFSET 0x6c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_26_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_26_EN_26_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_27_REG_OFFSET 0x70
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_27_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_27_EN_27_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_28_REG_OFFSET 0x74
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_28_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_28_EN_28_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_29_REG_OFFSET 0x78
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_29_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_29_EN_29_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_30_REG_OFFSET 0x7c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_30_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_30_EN_30_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_31_REG_OFFSET 0x80
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_31_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_31_EN_31_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_32_REG_OFFSET 0x84
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_32_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_32_EN_32_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_33_REG_OFFSET 0x88
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_33_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_33_EN_33_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_34_REG_OFFSET 0x8c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_34_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_34_EN_34_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_35_REG_OFFSET 0x90
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_35_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_35_EN_35_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_36_REG_OFFSET 0x94
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_36_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_36_EN_36_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_37_REG_OFFSET 0x98
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_37_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_37_EN_37_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_38_REG_OFFSET 0x9c
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_38_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_38_EN_38_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_39_REG_OFFSET 0xa0
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_39_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_39_EN_39_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_40_REG_OFFSET 0xa4
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_40_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_40_EN_40_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_41_REG_OFFSET 0xa8
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_41_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_41_EN_41_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_42_REG_OFFSET 0xac
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_42_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_42_EN_42_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_43_REG_OFFSET 0xb0
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_43_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_43_EN_43_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_44_REG_OFFSET 0xb4
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_44_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_44_EN_44_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_45_REG_OFFSET 0xb8
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_45_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_45_EN_45_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_46_REG_OFFSET 0xbc
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_46_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_46_EN_46_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_47_REG_OFFSET 0xc0
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_47_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_47_EN_47_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_48_REG_OFFSET 0xc4
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_48_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_48_EN_48_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_49_REG_OFFSET 0xc8
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_49_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_49_EN_49_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_50_REG_OFFSET 0xcc
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_50_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_50_EN_50_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_51_REG_OFFSET 0xd0
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_51_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_51_EN_51_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_52_REG_OFFSET 0xd4
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_52_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_52_EN_52_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_53_REG_OFFSET 0xd8
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_53_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_53_EN_53_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_54_REG_OFFSET 0xdc
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_54_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_54_EN_54_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_55_REG_OFFSET 0xe0
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_55_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_55_EN_55_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_56_REG_OFFSET 0xe4
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_56_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_56_EN_56_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_57_REG_OFFSET 0xe8
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_57_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_57_EN_57_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_58_REG_OFFSET 0xec
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_58_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_58_EN_58_BIT 0
 
// Register write enable for MIO peripheral input selects.
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_59_REG_OFFSET 0xf0
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_59_REG_RESVAL 0x1u
#define PINMUX_MIO_PERIPH_INSEL_REGWEN_59_EN_59_BIT 0
 
// For each peripheral input, this selects the muxable pad input. (common
// parameters)
#define PINMUX_MIO_PERIPH_INSEL_IN_FIELD_WIDTH 6
#define PINMUX_MIO_PERIPH_INSEL_MULTIREG_COUNT 60
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_0_REG_OFFSET 0xf4
#define PINMUX_MIO_PERIPH_INSEL_0_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_0_IN_0_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_0_IN_0_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_0_IN_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_0_IN_0_MASK, .index = PINMUX_MIO_PERIPH_INSEL_0_IN_0_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_1_REG_OFFSET 0xf8
#define PINMUX_MIO_PERIPH_INSEL_1_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_1_IN_1_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_1_IN_1_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_1_IN_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_1_IN_1_MASK, .index = PINMUX_MIO_PERIPH_INSEL_1_IN_1_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_2_REG_OFFSET 0xfc
#define PINMUX_MIO_PERIPH_INSEL_2_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_2_IN_2_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_2_IN_2_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_2_IN_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_2_IN_2_MASK, .index = PINMUX_MIO_PERIPH_INSEL_2_IN_2_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_3_REG_OFFSET 0x100
#define PINMUX_MIO_PERIPH_INSEL_3_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_3_IN_3_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_3_IN_3_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_3_IN_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_3_IN_3_MASK, .index = PINMUX_MIO_PERIPH_INSEL_3_IN_3_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_4_REG_OFFSET 0x104
#define PINMUX_MIO_PERIPH_INSEL_4_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_4_IN_4_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_4_IN_4_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_4_IN_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_4_IN_4_MASK, .index = PINMUX_MIO_PERIPH_INSEL_4_IN_4_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_5_REG_OFFSET 0x108
#define PINMUX_MIO_PERIPH_INSEL_5_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_5_IN_5_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_5_IN_5_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_5_IN_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_5_IN_5_MASK, .index = PINMUX_MIO_PERIPH_INSEL_5_IN_5_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_6_REG_OFFSET 0x10c
#define PINMUX_MIO_PERIPH_INSEL_6_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_6_IN_6_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_6_IN_6_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_6_IN_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_6_IN_6_MASK, .index = PINMUX_MIO_PERIPH_INSEL_6_IN_6_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_7_REG_OFFSET 0x110
#define PINMUX_MIO_PERIPH_INSEL_7_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_7_IN_7_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_7_IN_7_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_7_IN_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_7_IN_7_MASK, .index = PINMUX_MIO_PERIPH_INSEL_7_IN_7_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_8_REG_OFFSET 0x114
#define PINMUX_MIO_PERIPH_INSEL_8_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_8_IN_8_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_8_IN_8_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_8_IN_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_8_IN_8_MASK, .index = PINMUX_MIO_PERIPH_INSEL_8_IN_8_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_9_REG_OFFSET 0x118
#define PINMUX_MIO_PERIPH_INSEL_9_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_9_IN_9_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_9_IN_9_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_9_IN_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_9_IN_9_MASK, .index = PINMUX_MIO_PERIPH_INSEL_9_IN_9_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_10_REG_OFFSET 0x11c
#define PINMUX_MIO_PERIPH_INSEL_10_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_10_IN_10_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_10_IN_10_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_10_IN_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_10_IN_10_MASK, .index = PINMUX_MIO_PERIPH_INSEL_10_IN_10_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_11_REG_OFFSET 0x120
#define PINMUX_MIO_PERIPH_INSEL_11_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_11_IN_11_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_11_IN_11_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_11_IN_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_11_IN_11_MASK, .index = PINMUX_MIO_PERIPH_INSEL_11_IN_11_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_12_REG_OFFSET 0x124
#define PINMUX_MIO_PERIPH_INSEL_12_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_12_IN_12_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_12_IN_12_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_12_IN_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_12_IN_12_MASK, .index = PINMUX_MIO_PERIPH_INSEL_12_IN_12_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_13_REG_OFFSET 0x128
#define PINMUX_MIO_PERIPH_INSEL_13_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_13_IN_13_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_13_IN_13_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_13_IN_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_13_IN_13_MASK, .index = PINMUX_MIO_PERIPH_INSEL_13_IN_13_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_14_REG_OFFSET 0x12c
#define PINMUX_MIO_PERIPH_INSEL_14_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_14_IN_14_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_14_IN_14_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_14_IN_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_14_IN_14_MASK, .index = PINMUX_MIO_PERIPH_INSEL_14_IN_14_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_15_REG_OFFSET 0x130
#define PINMUX_MIO_PERIPH_INSEL_15_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_15_IN_15_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_15_IN_15_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_15_IN_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_15_IN_15_MASK, .index = PINMUX_MIO_PERIPH_INSEL_15_IN_15_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_16_REG_OFFSET 0x134
#define PINMUX_MIO_PERIPH_INSEL_16_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_16_IN_16_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_16_IN_16_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_16_IN_16_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_16_IN_16_MASK, .index = PINMUX_MIO_PERIPH_INSEL_16_IN_16_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_17_REG_OFFSET 0x138
#define PINMUX_MIO_PERIPH_INSEL_17_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_17_IN_17_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_17_IN_17_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_17_IN_17_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_17_IN_17_MASK, .index = PINMUX_MIO_PERIPH_INSEL_17_IN_17_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_18_REG_OFFSET 0x13c
#define PINMUX_MIO_PERIPH_INSEL_18_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_18_IN_18_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_18_IN_18_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_18_IN_18_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_18_IN_18_MASK, .index = PINMUX_MIO_PERIPH_INSEL_18_IN_18_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_19_REG_OFFSET 0x140
#define PINMUX_MIO_PERIPH_INSEL_19_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_19_IN_19_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_19_IN_19_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_19_IN_19_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_19_IN_19_MASK, .index = PINMUX_MIO_PERIPH_INSEL_19_IN_19_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_20_REG_OFFSET 0x144
#define PINMUX_MIO_PERIPH_INSEL_20_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_20_IN_20_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_20_IN_20_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_20_IN_20_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_20_IN_20_MASK, .index = PINMUX_MIO_PERIPH_INSEL_20_IN_20_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_21_REG_OFFSET 0x148
#define PINMUX_MIO_PERIPH_INSEL_21_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_21_IN_21_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_21_IN_21_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_21_IN_21_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_21_IN_21_MASK, .index = PINMUX_MIO_PERIPH_INSEL_21_IN_21_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_22_REG_OFFSET 0x14c
#define PINMUX_MIO_PERIPH_INSEL_22_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_22_IN_22_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_22_IN_22_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_22_IN_22_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_22_IN_22_MASK, .index = PINMUX_MIO_PERIPH_INSEL_22_IN_22_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_23_REG_OFFSET 0x150
#define PINMUX_MIO_PERIPH_INSEL_23_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_23_IN_23_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_23_IN_23_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_23_IN_23_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_23_IN_23_MASK, .index = PINMUX_MIO_PERIPH_INSEL_23_IN_23_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_24_REG_OFFSET 0x154
#define PINMUX_MIO_PERIPH_INSEL_24_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_24_IN_24_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_24_IN_24_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_24_IN_24_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_24_IN_24_MASK, .index = PINMUX_MIO_PERIPH_INSEL_24_IN_24_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_25_REG_OFFSET 0x158
#define PINMUX_MIO_PERIPH_INSEL_25_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_25_IN_25_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_25_IN_25_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_25_IN_25_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_25_IN_25_MASK, .index = PINMUX_MIO_PERIPH_INSEL_25_IN_25_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_26_REG_OFFSET 0x15c
#define PINMUX_MIO_PERIPH_INSEL_26_REG_RESVAL 0x0u
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#define PINMUX_MIO_PERIPH_INSEL_26_IN_26_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_26_IN_26_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_26_IN_26_MASK, .index = PINMUX_MIO_PERIPH_INSEL_26_IN_26_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_27_REG_OFFSET 0x160
#define PINMUX_MIO_PERIPH_INSEL_27_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_27_IN_27_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_27_IN_27_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_27_IN_27_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_27_IN_27_MASK, .index = PINMUX_MIO_PERIPH_INSEL_27_IN_27_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_28_REG_OFFSET 0x164
#define PINMUX_MIO_PERIPH_INSEL_28_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_28_IN_28_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_28_IN_28_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_28_IN_28_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_28_IN_28_MASK, .index = PINMUX_MIO_PERIPH_INSEL_28_IN_28_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_29_REG_OFFSET 0x168
#define PINMUX_MIO_PERIPH_INSEL_29_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_29_IN_29_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_29_IN_29_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_29_IN_29_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_29_IN_29_MASK, .index = PINMUX_MIO_PERIPH_INSEL_29_IN_29_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_30_REG_OFFSET 0x16c
#define PINMUX_MIO_PERIPH_INSEL_30_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_30_IN_30_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_30_IN_30_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_30_IN_30_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_30_IN_30_MASK, .index = PINMUX_MIO_PERIPH_INSEL_30_IN_30_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_31_REG_OFFSET 0x170
#define PINMUX_MIO_PERIPH_INSEL_31_REG_RESVAL 0x0u
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#define PINMUX_MIO_PERIPH_INSEL_31_IN_31_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_31_IN_31_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_31_IN_31_MASK, .index = PINMUX_MIO_PERIPH_INSEL_31_IN_31_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_32_REG_OFFSET 0x174
#define PINMUX_MIO_PERIPH_INSEL_32_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_32_IN_32_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_32_IN_32_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_32_IN_32_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_32_IN_32_MASK, .index = PINMUX_MIO_PERIPH_INSEL_32_IN_32_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_33_REG_OFFSET 0x178
#define PINMUX_MIO_PERIPH_INSEL_33_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_33_IN_33_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_33_IN_33_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_33_IN_33_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_33_IN_33_MASK, .index = PINMUX_MIO_PERIPH_INSEL_33_IN_33_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_34_REG_OFFSET 0x17c
#define PINMUX_MIO_PERIPH_INSEL_34_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_34_IN_34_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_34_IN_34_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_34_IN_34_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_34_IN_34_MASK, .index = PINMUX_MIO_PERIPH_INSEL_34_IN_34_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_35_REG_OFFSET 0x180
#define PINMUX_MIO_PERIPH_INSEL_35_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_35_IN_35_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_35_IN_35_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_35_IN_35_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_35_IN_35_MASK, .index = PINMUX_MIO_PERIPH_INSEL_35_IN_35_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_36_REG_OFFSET 0x184
#define PINMUX_MIO_PERIPH_INSEL_36_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_36_IN_36_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_36_IN_36_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_36_IN_36_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_36_IN_36_MASK, .index = PINMUX_MIO_PERIPH_INSEL_36_IN_36_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_37_REG_OFFSET 0x188
#define PINMUX_MIO_PERIPH_INSEL_37_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_37_IN_37_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_37_IN_37_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_37_IN_37_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_37_IN_37_MASK, .index = PINMUX_MIO_PERIPH_INSEL_37_IN_37_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_38_REG_OFFSET 0x18c
#define PINMUX_MIO_PERIPH_INSEL_38_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_38_IN_38_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_38_IN_38_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_38_IN_38_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_38_IN_38_MASK, .index = PINMUX_MIO_PERIPH_INSEL_38_IN_38_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_39_REG_OFFSET 0x190
#define PINMUX_MIO_PERIPH_INSEL_39_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_39_IN_39_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_39_IN_39_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_39_IN_39_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_39_IN_39_MASK, .index = PINMUX_MIO_PERIPH_INSEL_39_IN_39_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_40_REG_OFFSET 0x194
#define PINMUX_MIO_PERIPH_INSEL_40_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_40_IN_40_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_40_IN_40_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_40_IN_40_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_40_IN_40_MASK, .index = PINMUX_MIO_PERIPH_INSEL_40_IN_40_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_41_REG_OFFSET 0x198
#define PINMUX_MIO_PERIPH_INSEL_41_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_41_IN_41_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_41_IN_41_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_41_IN_41_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_41_IN_41_MASK, .index = PINMUX_MIO_PERIPH_INSEL_41_IN_41_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_42_REG_OFFSET 0x19c
#define PINMUX_MIO_PERIPH_INSEL_42_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_42_IN_42_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_42_IN_42_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_42_IN_42_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_42_IN_42_MASK, .index = PINMUX_MIO_PERIPH_INSEL_42_IN_42_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_43_REG_OFFSET 0x1a0
#define PINMUX_MIO_PERIPH_INSEL_43_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_43_IN_43_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_43_IN_43_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_43_IN_43_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_43_IN_43_MASK, .index = PINMUX_MIO_PERIPH_INSEL_43_IN_43_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_44_REG_OFFSET 0x1a4
#define PINMUX_MIO_PERIPH_INSEL_44_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_44_IN_44_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_44_IN_44_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_44_IN_44_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_44_IN_44_MASK, .index = PINMUX_MIO_PERIPH_INSEL_44_IN_44_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_45_REG_OFFSET 0x1a8
#define PINMUX_MIO_PERIPH_INSEL_45_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_45_IN_45_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_45_IN_45_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_45_IN_45_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_45_IN_45_MASK, .index = PINMUX_MIO_PERIPH_INSEL_45_IN_45_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_46_REG_OFFSET 0x1ac
#define PINMUX_MIO_PERIPH_INSEL_46_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_46_IN_46_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_46_IN_46_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_46_IN_46_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_46_IN_46_MASK, .index = PINMUX_MIO_PERIPH_INSEL_46_IN_46_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_47_REG_OFFSET 0x1b0
#define PINMUX_MIO_PERIPH_INSEL_47_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_47_IN_47_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_47_IN_47_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_47_IN_47_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_47_IN_47_MASK, .index = PINMUX_MIO_PERIPH_INSEL_47_IN_47_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_48_REG_OFFSET 0x1b4
#define PINMUX_MIO_PERIPH_INSEL_48_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_48_IN_48_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_48_IN_48_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_48_IN_48_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_48_IN_48_MASK, .index = PINMUX_MIO_PERIPH_INSEL_48_IN_48_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_49_REG_OFFSET 0x1b8
#define PINMUX_MIO_PERIPH_INSEL_49_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_49_IN_49_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_49_IN_49_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_49_IN_49_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_49_IN_49_MASK, .index = PINMUX_MIO_PERIPH_INSEL_49_IN_49_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_50_REG_OFFSET 0x1bc
#define PINMUX_MIO_PERIPH_INSEL_50_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_50_IN_50_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_50_IN_50_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_50_IN_50_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_50_IN_50_MASK, .index = PINMUX_MIO_PERIPH_INSEL_50_IN_50_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_51_REG_OFFSET 0x1c0
#define PINMUX_MIO_PERIPH_INSEL_51_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_51_IN_51_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_51_IN_51_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_51_IN_51_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_51_IN_51_MASK, .index = PINMUX_MIO_PERIPH_INSEL_51_IN_51_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_52_REG_OFFSET 0x1c4
#define PINMUX_MIO_PERIPH_INSEL_52_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_52_IN_52_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_52_IN_52_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_52_IN_52_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_52_IN_52_MASK, .index = PINMUX_MIO_PERIPH_INSEL_52_IN_52_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_53_REG_OFFSET 0x1c8
#define PINMUX_MIO_PERIPH_INSEL_53_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_53_IN_53_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_53_IN_53_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_53_IN_53_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_53_IN_53_MASK, .index = PINMUX_MIO_PERIPH_INSEL_53_IN_53_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_54_REG_OFFSET 0x1cc
#define PINMUX_MIO_PERIPH_INSEL_54_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_54_IN_54_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_54_IN_54_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_54_IN_54_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_54_IN_54_MASK, .index = PINMUX_MIO_PERIPH_INSEL_54_IN_54_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_55_REG_OFFSET 0x1d0
#define PINMUX_MIO_PERIPH_INSEL_55_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_55_IN_55_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_55_IN_55_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_55_IN_55_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_55_IN_55_MASK, .index = PINMUX_MIO_PERIPH_INSEL_55_IN_55_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_56_REG_OFFSET 0x1d4
#define PINMUX_MIO_PERIPH_INSEL_56_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_56_IN_56_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_56_IN_56_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_56_IN_56_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_56_IN_56_MASK, .index = PINMUX_MIO_PERIPH_INSEL_56_IN_56_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_57_REG_OFFSET 0x1d8
#define PINMUX_MIO_PERIPH_INSEL_57_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_57_IN_57_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_57_IN_57_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_57_IN_57_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_57_IN_57_MASK, .index = PINMUX_MIO_PERIPH_INSEL_57_IN_57_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_58_REG_OFFSET 0x1dc
#define PINMUX_MIO_PERIPH_INSEL_58_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_58_IN_58_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_58_IN_58_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_58_IN_58_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_58_IN_58_MASK, .index = PINMUX_MIO_PERIPH_INSEL_58_IN_58_OFFSET })
 
// For each peripheral input, this selects the muxable pad input.
#define PINMUX_MIO_PERIPH_INSEL_59_REG_OFFSET 0x1e0
#define PINMUX_MIO_PERIPH_INSEL_59_REG_RESVAL 0x0u
#define PINMUX_MIO_PERIPH_INSEL_59_IN_59_MASK 0x3fu
#define PINMUX_MIO_PERIPH_INSEL_59_IN_59_OFFSET 0
#define PINMUX_MIO_PERIPH_INSEL_59_IN_59_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PERIPH_INSEL_59_IN_59_MASK, .index = PINMUX_MIO_PERIPH_INSEL_59_IN_59_OFFSET })
 
// Register write enable for MIO output selects. (common parameters)
#define PINMUX_MIO_OUTSEL_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_MIO_OUTSEL_REGWEN_MULTIREG_COUNT 47
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_0_REG_OFFSET 0x1e4
#define PINMUX_MIO_OUTSEL_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_0_EN_0_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_1_REG_OFFSET 0x1e8
#define PINMUX_MIO_OUTSEL_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_1_EN_1_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_2_REG_OFFSET 0x1ec
#define PINMUX_MIO_OUTSEL_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_2_EN_2_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_3_REG_OFFSET 0x1f0
#define PINMUX_MIO_OUTSEL_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_3_EN_3_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_4_REG_OFFSET 0x1f4
#define PINMUX_MIO_OUTSEL_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_4_EN_4_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_5_REG_OFFSET 0x1f8
#define PINMUX_MIO_OUTSEL_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_5_EN_5_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_6_REG_OFFSET 0x1fc
#define PINMUX_MIO_OUTSEL_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_6_EN_6_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_7_REG_OFFSET 0x200
#define PINMUX_MIO_OUTSEL_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_7_EN_7_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_8_REG_OFFSET 0x204
#define PINMUX_MIO_OUTSEL_REGWEN_8_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_8_EN_8_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_9_REG_OFFSET 0x208
#define PINMUX_MIO_OUTSEL_REGWEN_9_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_9_EN_9_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_10_REG_OFFSET 0x20c
#define PINMUX_MIO_OUTSEL_REGWEN_10_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_10_EN_10_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_11_REG_OFFSET 0x210
#define PINMUX_MIO_OUTSEL_REGWEN_11_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_11_EN_11_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_12_REG_OFFSET 0x214
#define PINMUX_MIO_OUTSEL_REGWEN_12_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_12_EN_12_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_13_REG_OFFSET 0x218
#define PINMUX_MIO_OUTSEL_REGWEN_13_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_13_EN_13_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_14_REG_OFFSET 0x21c
#define PINMUX_MIO_OUTSEL_REGWEN_14_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_14_EN_14_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_15_REG_OFFSET 0x220
#define PINMUX_MIO_OUTSEL_REGWEN_15_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_15_EN_15_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_16_REG_OFFSET 0x224
#define PINMUX_MIO_OUTSEL_REGWEN_16_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_16_EN_16_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_17_REG_OFFSET 0x228
#define PINMUX_MIO_OUTSEL_REGWEN_17_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_17_EN_17_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_18_REG_OFFSET 0x22c
#define PINMUX_MIO_OUTSEL_REGWEN_18_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_18_EN_18_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_19_REG_OFFSET 0x230
#define PINMUX_MIO_OUTSEL_REGWEN_19_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_19_EN_19_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_20_REG_OFFSET 0x234
#define PINMUX_MIO_OUTSEL_REGWEN_20_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_20_EN_20_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_21_REG_OFFSET 0x238
#define PINMUX_MIO_OUTSEL_REGWEN_21_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_21_EN_21_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_22_REG_OFFSET 0x23c
#define PINMUX_MIO_OUTSEL_REGWEN_22_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_22_EN_22_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_23_REG_OFFSET 0x240
#define PINMUX_MIO_OUTSEL_REGWEN_23_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_23_EN_23_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_24_REG_OFFSET 0x244
#define PINMUX_MIO_OUTSEL_REGWEN_24_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_24_EN_24_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_25_REG_OFFSET 0x248
#define PINMUX_MIO_OUTSEL_REGWEN_25_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_25_EN_25_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_26_REG_OFFSET 0x24c
#define PINMUX_MIO_OUTSEL_REGWEN_26_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_26_EN_26_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_27_REG_OFFSET 0x250
#define PINMUX_MIO_OUTSEL_REGWEN_27_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_27_EN_27_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_28_REG_OFFSET 0x254
#define PINMUX_MIO_OUTSEL_REGWEN_28_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_28_EN_28_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_29_REG_OFFSET 0x258
#define PINMUX_MIO_OUTSEL_REGWEN_29_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_29_EN_29_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_30_REG_OFFSET 0x25c
#define PINMUX_MIO_OUTSEL_REGWEN_30_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_30_EN_30_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_31_REG_OFFSET 0x260
#define PINMUX_MIO_OUTSEL_REGWEN_31_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_31_EN_31_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_32_REG_OFFSET 0x264
#define PINMUX_MIO_OUTSEL_REGWEN_32_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_32_EN_32_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_33_REG_OFFSET 0x268
#define PINMUX_MIO_OUTSEL_REGWEN_33_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_33_EN_33_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_34_REG_OFFSET 0x26c
#define PINMUX_MIO_OUTSEL_REGWEN_34_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_34_EN_34_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_35_REG_OFFSET 0x270
#define PINMUX_MIO_OUTSEL_REGWEN_35_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_35_EN_35_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_36_REG_OFFSET 0x274
#define PINMUX_MIO_OUTSEL_REGWEN_36_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_36_EN_36_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_37_REG_OFFSET 0x278
#define PINMUX_MIO_OUTSEL_REGWEN_37_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_37_EN_37_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_38_REG_OFFSET 0x27c
#define PINMUX_MIO_OUTSEL_REGWEN_38_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_38_EN_38_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_39_REG_OFFSET 0x280
#define PINMUX_MIO_OUTSEL_REGWEN_39_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_39_EN_39_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_40_REG_OFFSET 0x284
#define PINMUX_MIO_OUTSEL_REGWEN_40_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_40_EN_40_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_41_REG_OFFSET 0x288
#define PINMUX_MIO_OUTSEL_REGWEN_41_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_41_EN_41_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_42_REG_OFFSET 0x28c
#define PINMUX_MIO_OUTSEL_REGWEN_42_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_42_EN_42_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_43_REG_OFFSET 0x290
#define PINMUX_MIO_OUTSEL_REGWEN_43_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_43_EN_43_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_44_REG_OFFSET 0x294
#define PINMUX_MIO_OUTSEL_REGWEN_44_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_44_EN_44_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_45_REG_OFFSET 0x298
#define PINMUX_MIO_OUTSEL_REGWEN_45_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_45_EN_45_BIT 0
 
// Register write enable for MIO output selects.
#define PINMUX_MIO_OUTSEL_REGWEN_46_REG_OFFSET 0x29c
#define PINMUX_MIO_OUTSEL_REGWEN_46_REG_RESVAL 0x1u
#define PINMUX_MIO_OUTSEL_REGWEN_46_EN_46_BIT 0
 
// For each muxable pad, this selects the peripheral output. (common
// parameters)
#define PINMUX_MIO_OUTSEL_OUT_FIELD_WIDTH 7
#define PINMUX_MIO_OUTSEL_MULTIREG_COUNT 47
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_0_REG_OFFSET 0x2a0
#define PINMUX_MIO_OUTSEL_0_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_0_OUT_0_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_0_OUT_0_OFFSET 0
#define PINMUX_MIO_OUTSEL_0_OUT_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_0_OUT_0_MASK, .index = PINMUX_MIO_OUTSEL_0_OUT_0_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_1_REG_OFFSET 0x2a4
#define PINMUX_MIO_OUTSEL_1_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_1_OUT_1_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_1_OUT_1_OFFSET 0
#define PINMUX_MIO_OUTSEL_1_OUT_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_1_OUT_1_MASK, .index = PINMUX_MIO_OUTSEL_1_OUT_1_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_2_REG_OFFSET 0x2a8
#define PINMUX_MIO_OUTSEL_2_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_2_OUT_2_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_2_OUT_2_OFFSET 0
#define PINMUX_MIO_OUTSEL_2_OUT_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_2_OUT_2_MASK, .index = PINMUX_MIO_OUTSEL_2_OUT_2_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_3_REG_OFFSET 0x2ac
#define PINMUX_MIO_OUTSEL_3_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_3_OUT_3_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_3_OUT_3_OFFSET 0
#define PINMUX_MIO_OUTSEL_3_OUT_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_3_OUT_3_MASK, .index = PINMUX_MIO_OUTSEL_3_OUT_3_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_4_REG_OFFSET 0x2b0
#define PINMUX_MIO_OUTSEL_4_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_4_OUT_4_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_4_OUT_4_OFFSET 0
#define PINMUX_MIO_OUTSEL_4_OUT_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_4_OUT_4_MASK, .index = PINMUX_MIO_OUTSEL_4_OUT_4_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_5_REG_OFFSET 0x2b4
#define PINMUX_MIO_OUTSEL_5_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_5_OUT_5_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_5_OUT_5_OFFSET 0
#define PINMUX_MIO_OUTSEL_5_OUT_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_5_OUT_5_MASK, .index = PINMUX_MIO_OUTSEL_5_OUT_5_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_6_REG_OFFSET 0x2b8
#define PINMUX_MIO_OUTSEL_6_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_6_OUT_6_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_6_OUT_6_OFFSET 0
#define PINMUX_MIO_OUTSEL_6_OUT_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_6_OUT_6_MASK, .index = PINMUX_MIO_OUTSEL_6_OUT_6_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_7_REG_OFFSET 0x2bc
#define PINMUX_MIO_OUTSEL_7_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_7_OUT_7_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_7_OUT_7_OFFSET 0
#define PINMUX_MIO_OUTSEL_7_OUT_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_7_OUT_7_MASK, .index = PINMUX_MIO_OUTSEL_7_OUT_7_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_8_REG_OFFSET 0x2c0
#define PINMUX_MIO_OUTSEL_8_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_8_OUT_8_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_8_OUT_8_OFFSET 0
#define PINMUX_MIO_OUTSEL_8_OUT_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_8_OUT_8_MASK, .index = PINMUX_MIO_OUTSEL_8_OUT_8_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_9_REG_OFFSET 0x2c4
#define PINMUX_MIO_OUTSEL_9_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_9_OUT_9_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_9_OUT_9_OFFSET 0
#define PINMUX_MIO_OUTSEL_9_OUT_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_9_OUT_9_MASK, .index = PINMUX_MIO_OUTSEL_9_OUT_9_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_10_REG_OFFSET 0x2c8
#define PINMUX_MIO_OUTSEL_10_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_10_OUT_10_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_10_OUT_10_OFFSET 0
#define PINMUX_MIO_OUTSEL_10_OUT_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_10_OUT_10_MASK, .index = PINMUX_MIO_OUTSEL_10_OUT_10_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_11_REG_OFFSET 0x2cc
#define PINMUX_MIO_OUTSEL_11_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_11_OUT_11_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_11_OUT_11_OFFSET 0
#define PINMUX_MIO_OUTSEL_11_OUT_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_11_OUT_11_MASK, .index = PINMUX_MIO_OUTSEL_11_OUT_11_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_12_REG_OFFSET 0x2d0
#define PINMUX_MIO_OUTSEL_12_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_12_OUT_12_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_12_OUT_12_OFFSET 0
#define PINMUX_MIO_OUTSEL_12_OUT_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_12_OUT_12_MASK, .index = PINMUX_MIO_OUTSEL_12_OUT_12_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_13_REG_OFFSET 0x2d4
#define PINMUX_MIO_OUTSEL_13_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_13_OUT_13_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_13_OUT_13_OFFSET 0
#define PINMUX_MIO_OUTSEL_13_OUT_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_13_OUT_13_MASK, .index = PINMUX_MIO_OUTSEL_13_OUT_13_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_14_REG_OFFSET 0x2d8
#define PINMUX_MIO_OUTSEL_14_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_14_OUT_14_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_14_OUT_14_OFFSET 0
#define PINMUX_MIO_OUTSEL_14_OUT_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_14_OUT_14_MASK, .index = PINMUX_MIO_OUTSEL_14_OUT_14_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_15_REG_OFFSET 0x2dc
#define PINMUX_MIO_OUTSEL_15_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_15_OUT_15_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_15_OUT_15_OFFSET 0
#define PINMUX_MIO_OUTSEL_15_OUT_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_15_OUT_15_MASK, .index = PINMUX_MIO_OUTSEL_15_OUT_15_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_16_REG_OFFSET 0x2e0
#define PINMUX_MIO_OUTSEL_16_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_16_OUT_16_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_16_OUT_16_OFFSET 0
#define PINMUX_MIO_OUTSEL_16_OUT_16_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_16_OUT_16_MASK, .index = PINMUX_MIO_OUTSEL_16_OUT_16_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_17_REG_OFFSET 0x2e4
#define PINMUX_MIO_OUTSEL_17_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_17_OUT_17_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_17_OUT_17_OFFSET 0
#define PINMUX_MIO_OUTSEL_17_OUT_17_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_17_OUT_17_MASK, .index = PINMUX_MIO_OUTSEL_17_OUT_17_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_18_REG_OFFSET 0x2e8
#define PINMUX_MIO_OUTSEL_18_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_18_OUT_18_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_18_OUT_18_OFFSET 0
#define PINMUX_MIO_OUTSEL_18_OUT_18_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_18_OUT_18_MASK, .index = PINMUX_MIO_OUTSEL_18_OUT_18_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_19_REG_OFFSET 0x2ec
#define PINMUX_MIO_OUTSEL_19_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_19_OUT_19_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_19_OUT_19_OFFSET 0
#define PINMUX_MIO_OUTSEL_19_OUT_19_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_19_OUT_19_MASK, .index = PINMUX_MIO_OUTSEL_19_OUT_19_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_20_REG_OFFSET 0x2f0
#define PINMUX_MIO_OUTSEL_20_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_20_OUT_20_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_20_OUT_20_OFFSET 0
#define PINMUX_MIO_OUTSEL_20_OUT_20_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_20_OUT_20_MASK, .index = PINMUX_MIO_OUTSEL_20_OUT_20_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_21_REG_OFFSET 0x2f4
#define PINMUX_MIO_OUTSEL_21_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_21_OUT_21_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_21_OUT_21_OFFSET 0
#define PINMUX_MIO_OUTSEL_21_OUT_21_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_21_OUT_21_MASK, .index = PINMUX_MIO_OUTSEL_21_OUT_21_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_22_REG_OFFSET 0x2f8
#define PINMUX_MIO_OUTSEL_22_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_22_OUT_22_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_22_OUT_22_OFFSET 0
#define PINMUX_MIO_OUTSEL_22_OUT_22_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_22_OUT_22_MASK, .index = PINMUX_MIO_OUTSEL_22_OUT_22_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_23_REG_OFFSET 0x2fc
#define PINMUX_MIO_OUTSEL_23_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_23_OUT_23_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_23_OUT_23_OFFSET 0
#define PINMUX_MIO_OUTSEL_23_OUT_23_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_23_OUT_23_MASK, .index = PINMUX_MIO_OUTSEL_23_OUT_23_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_24_REG_OFFSET 0x300
#define PINMUX_MIO_OUTSEL_24_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_24_OUT_24_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_24_OUT_24_OFFSET 0
#define PINMUX_MIO_OUTSEL_24_OUT_24_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_24_OUT_24_MASK, .index = PINMUX_MIO_OUTSEL_24_OUT_24_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_25_REG_OFFSET 0x304
#define PINMUX_MIO_OUTSEL_25_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_25_OUT_25_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_25_OUT_25_OFFSET 0
#define PINMUX_MIO_OUTSEL_25_OUT_25_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_25_OUT_25_MASK, .index = PINMUX_MIO_OUTSEL_25_OUT_25_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_26_REG_OFFSET 0x308
#define PINMUX_MIO_OUTSEL_26_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_26_OUT_26_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_26_OUT_26_OFFSET 0
#define PINMUX_MIO_OUTSEL_26_OUT_26_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_26_OUT_26_MASK, .index = PINMUX_MIO_OUTSEL_26_OUT_26_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_27_REG_OFFSET 0x30c
#define PINMUX_MIO_OUTSEL_27_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_27_OUT_27_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_27_OUT_27_OFFSET 0
#define PINMUX_MIO_OUTSEL_27_OUT_27_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_27_OUT_27_MASK, .index = PINMUX_MIO_OUTSEL_27_OUT_27_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_28_REG_OFFSET 0x310
#define PINMUX_MIO_OUTSEL_28_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_28_OUT_28_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_28_OUT_28_OFFSET 0
#define PINMUX_MIO_OUTSEL_28_OUT_28_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_28_OUT_28_MASK, .index = PINMUX_MIO_OUTSEL_28_OUT_28_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_29_REG_OFFSET 0x314
#define PINMUX_MIO_OUTSEL_29_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_29_OUT_29_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_29_OUT_29_OFFSET 0
#define PINMUX_MIO_OUTSEL_29_OUT_29_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_29_OUT_29_MASK, .index = PINMUX_MIO_OUTSEL_29_OUT_29_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_30_REG_OFFSET 0x318
#define PINMUX_MIO_OUTSEL_30_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_30_OUT_30_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_30_OUT_30_OFFSET 0
#define PINMUX_MIO_OUTSEL_30_OUT_30_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_30_OUT_30_MASK, .index = PINMUX_MIO_OUTSEL_30_OUT_30_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_31_REG_OFFSET 0x31c
#define PINMUX_MIO_OUTSEL_31_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_31_OUT_31_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_31_OUT_31_OFFSET 0
#define PINMUX_MIO_OUTSEL_31_OUT_31_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_31_OUT_31_MASK, .index = PINMUX_MIO_OUTSEL_31_OUT_31_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_32_REG_OFFSET 0x320
#define PINMUX_MIO_OUTSEL_32_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_32_OUT_32_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_32_OUT_32_OFFSET 0
#define PINMUX_MIO_OUTSEL_32_OUT_32_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_32_OUT_32_MASK, .index = PINMUX_MIO_OUTSEL_32_OUT_32_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_33_REG_OFFSET 0x324
#define PINMUX_MIO_OUTSEL_33_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_33_OUT_33_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_33_OUT_33_OFFSET 0
#define PINMUX_MIO_OUTSEL_33_OUT_33_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_33_OUT_33_MASK, .index = PINMUX_MIO_OUTSEL_33_OUT_33_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_34_REG_OFFSET 0x328
#define PINMUX_MIO_OUTSEL_34_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_34_OUT_34_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_34_OUT_34_OFFSET 0
#define PINMUX_MIO_OUTSEL_34_OUT_34_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_34_OUT_34_MASK, .index = PINMUX_MIO_OUTSEL_34_OUT_34_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_35_REG_OFFSET 0x32c
#define PINMUX_MIO_OUTSEL_35_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_35_OUT_35_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_35_OUT_35_OFFSET 0
#define PINMUX_MIO_OUTSEL_35_OUT_35_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_35_OUT_35_MASK, .index = PINMUX_MIO_OUTSEL_35_OUT_35_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_36_REG_OFFSET 0x330
#define PINMUX_MIO_OUTSEL_36_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_36_OUT_36_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_36_OUT_36_OFFSET 0
#define PINMUX_MIO_OUTSEL_36_OUT_36_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_36_OUT_36_MASK, .index = PINMUX_MIO_OUTSEL_36_OUT_36_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_37_REG_OFFSET 0x334
#define PINMUX_MIO_OUTSEL_37_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_37_OUT_37_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_37_OUT_37_OFFSET 0
#define PINMUX_MIO_OUTSEL_37_OUT_37_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_37_OUT_37_MASK, .index = PINMUX_MIO_OUTSEL_37_OUT_37_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_38_REG_OFFSET 0x338
#define PINMUX_MIO_OUTSEL_38_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_38_OUT_38_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_38_OUT_38_OFFSET 0
#define PINMUX_MIO_OUTSEL_38_OUT_38_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_38_OUT_38_MASK, .index = PINMUX_MIO_OUTSEL_38_OUT_38_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_39_REG_OFFSET 0x33c
#define PINMUX_MIO_OUTSEL_39_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_39_OUT_39_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_39_OUT_39_OFFSET 0
#define PINMUX_MIO_OUTSEL_39_OUT_39_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_39_OUT_39_MASK, .index = PINMUX_MIO_OUTSEL_39_OUT_39_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_40_REG_OFFSET 0x340
#define PINMUX_MIO_OUTSEL_40_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_40_OUT_40_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_40_OUT_40_OFFSET 0
#define PINMUX_MIO_OUTSEL_40_OUT_40_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_40_OUT_40_MASK, .index = PINMUX_MIO_OUTSEL_40_OUT_40_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_41_REG_OFFSET 0x344
#define PINMUX_MIO_OUTSEL_41_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_41_OUT_41_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_41_OUT_41_OFFSET 0
#define PINMUX_MIO_OUTSEL_41_OUT_41_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_41_OUT_41_MASK, .index = PINMUX_MIO_OUTSEL_41_OUT_41_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_42_REG_OFFSET 0x348
#define PINMUX_MIO_OUTSEL_42_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_42_OUT_42_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_42_OUT_42_OFFSET 0
#define PINMUX_MIO_OUTSEL_42_OUT_42_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_42_OUT_42_MASK, .index = PINMUX_MIO_OUTSEL_42_OUT_42_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_43_REG_OFFSET 0x34c
#define PINMUX_MIO_OUTSEL_43_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_43_OUT_43_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_43_OUT_43_OFFSET 0
#define PINMUX_MIO_OUTSEL_43_OUT_43_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_43_OUT_43_MASK, .index = PINMUX_MIO_OUTSEL_43_OUT_43_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_44_REG_OFFSET 0x350
#define PINMUX_MIO_OUTSEL_44_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_44_OUT_44_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_44_OUT_44_OFFSET 0
#define PINMUX_MIO_OUTSEL_44_OUT_44_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_44_OUT_44_MASK, .index = PINMUX_MIO_OUTSEL_44_OUT_44_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_45_REG_OFFSET 0x354
#define PINMUX_MIO_OUTSEL_45_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_45_OUT_45_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_45_OUT_45_OFFSET 0
#define PINMUX_MIO_OUTSEL_45_OUT_45_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_45_OUT_45_MASK, .index = PINMUX_MIO_OUTSEL_45_OUT_45_OFFSET })
 
// For each muxable pad, this selects the peripheral output.
#define PINMUX_MIO_OUTSEL_46_REG_OFFSET 0x358
#define PINMUX_MIO_OUTSEL_46_REG_RESVAL 0x2u
#define PINMUX_MIO_OUTSEL_46_OUT_46_MASK 0x7fu
#define PINMUX_MIO_OUTSEL_46_OUT_46_OFFSET 0
#define PINMUX_MIO_OUTSEL_46_OUT_46_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_OUTSEL_46_OUT_46_MASK, .index = PINMUX_MIO_OUTSEL_46_OUT_46_OFFSET })
 
// Register write enable for MIO PAD attributes. (common parameters)
#define PINMUX_MIO_PAD_ATTR_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_REGWEN_MULTIREG_COUNT 47
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_0_REG_OFFSET 0x35c
#define PINMUX_MIO_PAD_ATTR_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_0_EN_0_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_1_REG_OFFSET 0x360
#define PINMUX_MIO_PAD_ATTR_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_1_EN_1_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_2_REG_OFFSET 0x364
#define PINMUX_MIO_PAD_ATTR_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_2_EN_2_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_3_REG_OFFSET 0x368
#define PINMUX_MIO_PAD_ATTR_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_3_EN_3_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_4_REG_OFFSET 0x36c
#define PINMUX_MIO_PAD_ATTR_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_4_EN_4_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_5_REG_OFFSET 0x370
#define PINMUX_MIO_PAD_ATTR_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_5_EN_5_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_6_REG_OFFSET 0x374
#define PINMUX_MIO_PAD_ATTR_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_6_EN_6_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_7_REG_OFFSET 0x378
#define PINMUX_MIO_PAD_ATTR_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_7_EN_7_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_8_REG_OFFSET 0x37c
#define PINMUX_MIO_PAD_ATTR_REGWEN_8_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_8_EN_8_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_9_REG_OFFSET 0x380
#define PINMUX_MIO_PAD_ATTR_REGWEN_9_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_9_EN_9_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_10_REG_OFFSET 0x384
#define PINMUX_MIO_PAD_ATTR_REGWEN_10_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_10_EN_10_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_11_REG_OFFSET 0x388
#define PINMUX_MIO_PAD_ATTR_REGWEN_11_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_11_EN_11_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_12_REG_OFFSET 0x38c
#define PINMUX_MIO_PAD_ATTR_REGWEN_12_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_12_EN_12_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_13_REG_OFFSET 0x390
#define PINMUX_MIO_PAD_ATTR_REGWEN_13_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_13_EN_13_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_14_REG_OFFSET 0x394
#define PINMUX_MIO_PAD_ATTR_REGWEN_14_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_14_EN_14_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_15_REG_OFFSET 0x398
#define PINMUX_MIO_PAD_ATTR_REGWEN_15_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_15_EN_15_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_16_REG_OFFSET 0x39c
#define PINMUX_MIO_PAD_ATTR_REGWEN_16_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_16_EN_16_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_17_REG_OFFSET 0x3a0
#define PINMUX_MIO_PAD_ATTR_REGWEN_17_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_17_EN_17_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_18_REG_OFFSET 0x3a4
#define PINMUX_MIO_PAD_ATTR_REGWEN_18_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_18_EN_18_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_19_REG_OFFSET 0x3a8
#define PINMUX_MIO_PAD_ATTR_REGWEN_19_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_19_EN_19_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_20_REG_OFFSET 0x3ac
#define PINMUX_MIO_PAD_ATTR_REGWEN_20_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_20_EN_20_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_21_REG_OFFSET 0x3b0
#define PINMUX_MIO_PAD_ATTR_REGWEN_21_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_21_EN_21_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_22_REG_OFFSET 0x3b4
#define PINMUX_MIO_PAD_ATTR_REGWEN_22_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_22_EN_22_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_23_REG_OFFSET 0x3b8
#define PINMUX_MIO_PAD_ATTR_REGWEN_23_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_23_EN_23_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_24_REG_OFFSET 0x3bc
#define PINMUX_MIO_PAD_ATTR_REGWEN_24_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_24_EN_24_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_25_REG_OFFSET 0x3c0
#define PINMUX_MIO_PAD_ATTR_REGWEN_25_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_25_EN_25_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_26_REG_OFFSET 0x3c4
#define PINMUX_MIO_PAD_ATTR_REGWEN_26_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_26_EN_26_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_27_REG_OFFSET 0x3c8
#define PINMUX_MIO_PAD_ATTR_REGWEN_27_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_27_EN_27_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_28_REG_OFFSET 0x3cc
#define PINMUX_MIO_PAD_ATTR_REGWEN_28_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_28_EN_28_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_29_REG_OFFSET 0x3d0
#define PINMUX_MIO_PAD_ATTR_REGWEN_29_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_29_EN_29_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_30_REG_OFFSET 0x3d4
#define PINMUX_MIO_PAD_ATTR_REGWEN_30_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_30_EN_30_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_31_REG_OFFSET 0x3d8
#define PINMUX_MIO_PAD_ATTR_REGWEN_31_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_31_EN_31_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_32_REG_OFFSET 0x3dc
#define PINMUX_MIO_PAD_ATTR_REGWEN_32_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_32_EN_32_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_33_REG_OFFSET 0x3e0
#define PINMUX_MIO_PAD_ATTR_REGWEN_33_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_33_EN_33_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_34_REG_OFFSET 0x3e4
#define PINMUX_MIO_PAD_ATTR_REGWEN_34_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_34_EN_34_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_35_REG_OFFSET 0x3e8
#define PINMUX_MIO_PAD_ATTR_REGWEN_35_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_35_EN_35_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_36_REG_OFFSET 0x3ec
#define PINMUX_MIO_PAD_ATTR_REGWEN_36_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_36_EN_36_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_37_REG_OFFSET 0x3f0
#define PINMUX_MIO_PAD_ATTR_REGWEN_37_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_37_EN_37_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_38_REG_OFFSET 0x3f4
#define PINMUX_MIO_PAD_ATTR_REGWEN_38_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_38_EN_38_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_39_REG_OFFSET 0x3f8
#define PINMUX_MIO_PAD_ATTR_REGWEN_39_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_39_EN_39_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_40_REG_OFFSET 0x3fc
#define PINMUX_MIO_PAD_ATTR_REGWEN_40_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_40_EN_40_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_41_REG_OFFSET 0x400
#define PINMUX_MIO_PAD_ATTR_REGWEN_41_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_41_EN_41_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_42_REG_OFFSET 0x404
#define PINMUX_MIO_PAD_ATTR_REGWEN_42_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_42_EN_42_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_43_REG_OFFSET 0x408
#define PINMUX_MIO_PAD_ATTR_REGWEN_43_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_43_EN_43_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_44_REG_OFFSET 0x40c
#define PINMUX_MIO_PAD_ATTR_REGWEN_44_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_44_EN_44_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_45_REG_OFFSET 0x410
#define PINMUX_MIO_PAD_ATTR_REGWEN_45_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_45_EN_45_BIT 0
 
// Register write enable for MIO PAD attributes.
#define PINMUX_MIO_PAD_ATTR_REGWEN_46_REG_OFFSET 0x414
#define PINMUX_MIO_PAD_ATTR_REGWEN_46_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_ATTR_REGWEN_46_EN_46_BIT 0
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_INVERT_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_VIRTUAL_OD_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_PULL_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_PULL_SELECT_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_KEEPER_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_SCHMITT_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_OD_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_INPUT_DISABLE_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_ATTR_SLEW_RATE_FIELD_WIDTH 2
#define PINMUX_MIO_PAD_ATTR_DRIVE_STRENGTH_FIELD_WIDTH 4
#define PINMUX_MIO_PAD_ATTR_MULTIREG_COUNT 47
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_0_REG_OFFSET 0x418
#define PINMUX_MIO_PAD_ATTR_0_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_0_INVERT_0_BIT 0
#define PINMUX_MIO_PAD_ATTR_0_VIRTUAL_OD_EN_0_BIT 1
#define PINMUX_MIO_PAD_ATTR_0_PULL_EN_0_BIT 2
#define PINMUX_MIO_PAD_ATTR_0_PULL_SELECT_0_BIT 3
#define PINMUX_MIO_PAD_ATTR_0_PULL_SELECT_0_VALUE_PULL_DOWN 0x0
#define PINMUX_MIO_PAD_ATTR_0_PULL_SELECT_0_VALUE_PULL_UP 0x1
#define PINMUX_MIO_PAD_ATTR_0_KEEPER_EN_0_BIT 4
#define PINMUX_MIO_PAD_ATTR_0_SCHMITT_EN_0_BIT 5
#define PINMUX_MIO_PAD_ATTR_0_OD_EN_0_BIT 6
#define PINMUX_MIO_PAD_ATTR_0_INPUT_DISABLE_0_BIT 7
#define PINMUX_MIO_PAD_ATTR_0_SLEW_RATE_0_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_0_SLEW_RATE_0_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_0_SLEW_RATE_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_0_SLEW_RATE_0_MASK, .index = PINMUX_MIO_PAD_ATTR_0_SLEW_RATE_0_OFFSET })
#define PINMUX_MIO_PAD_ATTR_0_DRIVE_STRENGTH_0_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_0_DRIVE_STRENGTH_0_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_0_DRIVE_STRENGTH_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_0_DRIVE_STRENGTH_0_MASK, .index = PINMUX_MIO_PAD_ATTR_0_DRIVE_STRENGTH_0_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_1_REG_OFFSET 0x41c
#define PINMUX_MIO_PAD_ATTR_1_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_1_INVERT_1_BIT 0
#define PINMUX_MIO_PAD_ATTR_1_VIRTUAL_OD_EN_1_BIT 1
#define PINMUX_MIO_PAD_ATTR_1_PULL_EN_1_BIT 2
#define PINMUX_MIO_PAD_ATTR_1_PULL_SELECT_1_BIT 3
#define PINMUX_MIO_PAD_ATTR_1_KEEPER_EN_1_BIT 4
#define PINMUX_MIO_PAD_ATTR_1_SCHMITT_EN_1_BIT 5
#define PINMUX_MIO_PAD_ATTR_1_OD_EN_1_BIT 6
#define PINMUX_MIO_PAD_ATTR_1_INPUT_DISABLE_1_BIT 7
#define PINMUX_MIO_PAD_ATTR_1_SLEW_RATE_1_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_1_SLEW_RATE_1_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_1_SLEW_RATE_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_1_SLEW_RATE_1_MASK, .index = PINMUX_MIO_PAD_ATTR_1_SLEW_RATE_1_OFFSET })
#define PINMUX_MIO_PAD_ATTR_1_DRIVE_STRENGTH_1_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_1_DRIVE_STRENGTH_1_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_1_DRIVE_STRENGTH_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_1_DRIVE_STRENGTH_1_MASK, .index = PINMUX_MIO_PAD_ATTR_1_DRIVE_STRENGTH_1_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_2_REG_OFFSET 0x420
#define PINMUX_MIO_PAD_ATTR_2_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_2_INVERT_2_BIT 0
#define PINMUX_MIO_PAD_ATTR_2_VIRTUAL_OD_EN_2_BIT 1
#define PINMUX_MIO_PAD_ATTR_2_PULL_EN_2_BIT 2
#define PINMUX_MIO_PAD_ATTR_2_PULL_SELECT_2_BIT 3
#define PINMUX_MIO_PAD_ATTR_2_KEEPER_EN_2_BIT 4
#define PINMUX_MIO_PAD_ATTR_2_SCHMITT_EN_2_BIT 5
#define PINMUX_MIO_PAD_ATTR_2_OD_EN_2_BIT 6
#define PINMUX_MIO_PAD_ATTR_2_INPUT_DISABLE_2_BIT 7
#define PINMUX_MIO_PAD_ATTR_2_SLEW_RATE_2_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_2_SLEW_RATE_2_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_2_SLEW_RATE_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_2_SLEW_RATE_2_MASK, .index = PINMUX_MIO_PAD_ATTR_2_SLEW_RATE_2_OFFSET })
#define PINMUX_MIO_PAD_ATTR_2_DRIVE_STRENGTH_2_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_2_DRIVE_STRENGTH_2_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_2_DRIVE_STRENGTH_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_2_DRIVE_STRENGTH_2_MASK, .index = PINMUX_MIO_PAD_ATTR_2_DRIVE_STRENGTH_2_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_3_REG_OFFSET 0x424
#define PINMUX_MIO_PAD_ATTR_3_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_3_INVERT_3_BIT 0
#define PINMUX_MIO_PAD_ATTR_3_VIRTUAL_OD_EN_3_BIT 1
#define PINMUX_MIO_PAD_ATTR_3_PULL_EN_3_BIT 2
#define PINMUX_MIO_PAD_ATTR_3_PULL_SELECT_3_BIT 3
#define PINMUX_MIO_PAD_ATTR_3_KEEPER_EN_3_BIT 4
#define PINMUX_MIO_PAD_ATTR_3_SCHMITT_EN_3_BIT 5
#define PINMUX_MIO_PAD_ATTR_3_OD_EN_3_BIT 6
#define PINMUX_MIO_PAD_ATTR_3_INPUT_DISABLE_3_BIT 7
#define PINMUX_MIO_PAD_ATTR_3_SLEW_RATE_3_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_3_SLEW_RATE_3_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_3_SLEW_RATE_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_3_SLEW_RATE_3_MASK, .index = PINMUX_MIO_PAD_ATTR_3_SLEW_RATE_3_OFFSET })
#define PINMUX_MIO_PAD_ATTR_3_DRIVE_STRENGTH_3_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_3_DRIVE_STRENGTH_3_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_3_DRIVE_STRENGTH_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_3_DRIVE_STRENGTH_3_MASK, .index = PINMUX_MIO_PAD_ATTR_3_DRIVE_STRENGTH_3_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_4_REG_OFFSET 0x428
#define PINMUX_MIO_PAD_ATTR_4_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_4_INVERT_4_BIT 0
#define PINMUX_MIO_PAD_ATTR_4_VIRTUAL_OD_EN_4_BIT 1
#define PINMUX_MIO_PAD_ATTR_4_PULL_EN_4_BIT 2
#define PINMUX_MIO_PAD_ATTR_4_PULL_SELECT_4_BIT 3
#define PINMUX_MIO_PAD_ATTR_4_KEEPER_EN_4_BIT 4
#define PINMUX_MIO_PAD_ATTR_4_SCHMITT_EN_4_BIT 5
#define PINMUX_MIO_PAD_ATTR_4_OD_EN_4_BIT 6
#define PINMUX_MIO_PAD_ATTR_4_INPUT_DISABLE_4_BIT 7
#define PINMUX_MIO_PAD_ATTR_4_SLEW_RATE_4_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_4_SLEW_RATE_4_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_4_SLEW_RATE_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_4_SLEW_RATE_4_MASK, .index = PINMUX_MIO_PAD_ATTR_4_SLEW_RATE_4_OFFSET })
#define PINMUX_MIO_PAD_ATTR_4_DRIVE_STRENGTH_4_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_4_DRIVE_STRENGTH_4_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_4_DRIVE_STRENGTH_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_4_DRIVE_STRENGTH_4_MASK, .index = PINMUX_MIO_PAD_ATTR_4_DRIVE_STRENGTH_4_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_5_REG_OFFSET 0x42c
#define PINMUX_MIO_PAD_ATTR_5_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_5_INVERT_5_BIT 0
#define PINMUX_MIO_PAD_ATTR_5_VIRTUAL_OD_EN_5_BIT 1
#define PINMUX_MIO_PAD_ATTR_5_PULL_EN_5_BIT 2
#define PINMUX_MIO_PAD_ATTR_5_PULL_SELECT_5_BIT 3
#define PINMUX_MIO_PAD_ATTR_5_KEEPER_EN_5_BIT 4
#define PINMUX_MIO_PAD_ATTR_5_SCHMITT_EN_5_BIT 5
#define PINMUX_MIO_PAD_ATTR_5_OD_EN_5_BIT 6
#define PINMUX_MIO_PAD_ATTR_5_INPUT_DISABLE_5_BIT 7
#define PINMUX_MIO_PAD_ATTR_5_SLEW_RATE_5_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_5_SLEW_RATE_5_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_5_SLEW_RATE_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_5_SLEW_RATE_5_MASK, .index = PINMUX_MIO_PAD_ATTR_5_SLEW_RATE_5_OFFSET })
#define PINMUX_MIO_PAD_ATTR_5_DRIVE_STRENGTH_5_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_5_DRIVE_STRENGTH_5_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_5_DRIVE_STRENGTH_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_5_DRIVE_STRENGTH_5_MASK, .index = PINMUX_MIO_PAD_ATTR_5_DRIVE_STRENGTH_5_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_6_REG_OFFSET 0x430
#define PINMUX_MIO_PAD_ATTR_6_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_6_INVERT_6_BIT 0
#define PINMUX_MIO_PAD_ATTR_6_VIRTUAL_OD_EN_6_BIT 1
#define PINMUX_MIO_PAD_ATTR_6_PULL_EN_6_BIT 2
#define PINMUX_MIO_PAD_ATTR_6_PULL_SELECT_6_BIT 3
#define PINMUX_MIO_PAD_ATTR_6_KEEPER_EN_6_BIT 4
#define PINMUX_MIO_PAD_ATTR_6_SCHMITT_EN_6_BIT 5
#define PINMUX_MIO_PAD_ATTR_6_OD_EN_6_BIT 6
#define PINMUX_MIO_PAD_ATTR_6_INPUT_DISABLE_6_BIT 7
#define PINMUX_MIO_PAD_ATTR_6_SLEW_RATE_6_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_6_SLEW_RATE_6_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_6_SLEW_RATE_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_6_SLEW_RATE_6_MASK, .index = PINMUX_MIO_PAD_ATTR_6_SLEW_RATE_6_OFFSET })
#define PINMUX_MIO_PAD_ATTR_6_DRIVE_STRENGTH_6_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_6_DRIVE_STRENGTH_6_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_6_DRIVE_STRENGTH_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_6_DRIVE_STRENGTH_6_MASK, .index = PINMUX_MIO_PAD_ATTR_6_DRIVE_STRENGTH_6_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_7_REG_OFFSET 0x434
#define PINMUX_MIO_PAD_ATTR_7_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_7_INVERT_7_BIT 0
#define PINMUX_MIO_PAD_ATTR_7_VIRTUAL_OD_EN_7_BIT 1
#define PINMUX_MIO_PAD_ATTR_7_PULL_EN_7_BIT 2
#define PINMUX_MIO_PAD_ATTR_7_PULL_SELECT_7_BIT 3
#define PINMUX_MIO_PAD_ATTR_7_KEEPER_EN_7_BIT 4
#define PINMUX_MIO_PAD_ATTR_7_SCHMITT_EN_7_BIT 5
#define PINMUX_MIO_PAD_ATTR_7_OD_EN_7_BIT 6
#define PINMUX_MIO_PAD_ATTR_7_INPUT_DISABLE_7_BIT 7
#define PINMUX_MIO_PAD_ATTR_7_SLEW_RATE_7_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_7_SLEW_RATE_7_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_7_SLEW_RATE_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_7_SLEW_RATE_7_MASK, .index = PINMUX_MIO_PAD_ATTR_7_SLEW_RATE_7_OFFSET })
#define PINMUX_MIO_PAD_ATTR_7_DRIVE_STRENGTH_7_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_7_DRIVE_STRENGTH_7_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_7_DRIVE_STRENGTH_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_7_DRIVE_STRENGTH_7_MASK, .index = PINMUX_MIO_PAD_ATTR_7_DRIVE_STRENGTH_7_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_8_REG_OFFSET 0x438
#define PINMUX_MIO_PAD_ATTR_8_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_8_INVERT_8_BIT 0
#define PINMUX_MIO_PAD_ATTR_8_VIRTUAL_OD_EN_8_BIT 1
#define PINMUX_MIO_PAD_ATTR_8_PULL_EN_8_BIT 2
#define PINMUX_MIO_PAD_ATTR_8_PULL_SELECT_8_BIT 3
#define PINMUX_MIO_PAD_ATTR_8_KEEPER_EN_8_BIT 4
#define PINMUX_MIO_PAD_ATTR_8_SCHMITT_EN_8_BIT 5
#define PINMUX_MIO_PAD_ATTR_8_OD_EN_8_BIT 6
#define PINMUX_MIO_PAD_ATTR_8_INPUT_DISABLE_8_BIT 7
#define PINMUX_MIO_PAD_ATTR_8_SLEW_RATE_8_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_8_SLEW_RATE_8_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_8_SLEW_RATE_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_8_SLEW_RATE_8_MASK, .index = PINMUX_MIO_PAD_ATTR_8_SLEW_RATE_8_OFFSET })
#define PINMUX_MIO_PAD_ATTR_8_DRIVE_STRENGTH_8_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_8_DRIVE_STRENGTH_8_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_8_DRIVE_STRENGTH_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_8_DRIVE_STRENGTH_8_MASK, .index = PINMUX_MIO_PAD_ATTR_8_DRIVE_STRENGTH_8_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_9_REG_OFFSET 0x43c
#define PINMUX_MIO_PAD_ATTR_9_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_9_INVERT_9_BIT 0
#define PINMUX_MIO_PAD_ATTR_9_VIRTUAL_OD_EN_9_BIT 1
#define PINMUX_MIO_PAD_ATTR_9_PULL_EN_9_BIT 2
#define PINMUX_MIO_PAD_ATTR_9_PULL_SELECT_9_BIT 3
#define PINMUX_MIO_PAD_ATTR_9_KEEPER_EN_9_BIT 4
#define PINMUX_MIO_PAD_ATTR_9_SCHMITT_EN_9_BIT 5
#define PINMUX_MIO_PAD_ATTR_9_OD_EN_9_BIT 6
#define PINMUX_MIO_PAD_ATTR_9_INPUT_DISABLE_9_BIT 7
#define PINMUX_MIO_PAD_ATTR_9_SLEW_RATE_9_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_9_SLEW_RATE_9_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_9_SLEW_RATE_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_9_SLEW_RATE_9_MASK, .index = PINMUX_MIO_PAD_ATTR_9_SLEW_RATE_9_OFFSET })
#define PINMUX_MIO_PAD_ATTR_9_DRIVE_STRENGTH_9_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_9_DRIVE_STRENGTH_9_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_9_DRIVE_STRENGTH_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_9_DRIVE_STRENGTH_9_MASK, .index = PINMUX_MIO_PAD_ATTR_9_DRIVE_STRENGTH_9_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_10_REG_OFFSET 0x440
#define PINMUX_MIO_PAD_ATTR_10_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_10_INVERT_10_BIT 0
#define PINMUX_MIO_PAD_ATTR_10_VIRTUAL_OD_EN_10_BIT 1
#define PINMUX_MIO_PAD_ATTR_10_PULL_EN_10_BIT 2
#define PINMUX_MIO_PAD_ATTR_10_PULL_SELECT_10_BIT 3
#define PINMUX_MIO_PAD_ATTR_10_KEEPER_EN_10_BIT 4
#define PINMUX_MIO_PAD_ATTR_10_SCHMITT_EN_10_BIT 5
#define PINMUX_MIO_PAD_ATTR_10_OD_EN_10_BIT 6
#define PINMUX_MIO_PAD_ATTR_10_INPUT_DISABLE_10_BIT 7
#define PINMUX_MIO_PAD_ATTR_10_SLEW_RATE_10_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_10_SLEW_RATE_10_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_10_SLEW_RATE_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_10_SLEW_RATE_10_MASK, .index = PINMUX_MIO_PAD_ATTR_10_SLEW_RATE_10_OFFSET })
#define PINMUX_MIO_PAD_ATTR_10_DRIVE_STRENGTH_10_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_10_DRIVE_STRENGTH_10_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_10_DRIVE_STRENGTH_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_10_DRIVE_STRENGTH_10_MASK, .index = PINMUX_MIO_PAD_ATTR_10_DRIVE_STRENGTH_10_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_11_REG_OFFSET 0x444
#define PINMUX_MIO_PAD_ATTR_11_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_11_INVERT_11_BIT 0
#define PINMUX_MIO_PAD_ATTR_11_VIRTUAL_OD_EN_11_BIT 1
#define PINMUX_MIO_PAD_ATTR_11_PULL_EN_11_BIT 2
#define PINMUX_MIO_PAD_ATTR_11_PULL_SELECT_11_BIT 3
#define PINMUX_MIO_PAD_ATTR_11_KEEPER_EN_11_BIT 4
#define PINMUX_MIO_PAD_ATTR_11_SCHMITT_EN_11_BIT 5
#define PINMUX_MIO_PAD_ATTR_11_OD_EN_11_BIT 6
#define PINMUX_MIO_PAD_ATTR_11_INPUT_DISABLE_11_BIT 7
#define PINMUX_MIO_PAD_ATTR_11_SLEW_RATE_11_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_11_SLEW_RATE_11_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_11_SLEW_RATE_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_11_SLEW_RATE_11_MASK, .index = PINMUX_MIO_PAD_ATTR_11_SLEW_RATE_11_OFFSET })
#define PINMUX_MIO_PAD_ATTR_11_DRIVE_STRENGTH_11_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_11_DRIVE_STRENGTH_11_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_11_DRIVE_STRENGTH_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_11_DRIVE_STRENGTH_11_MASK, .index = PINMUX_MIO_PAD_ATTR_11_DRIVE_STRENGTH_11_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_12_REG_OFFSET 0x448
#define PINMUX_MIO_PAD_ATTR_12_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_12_INVERT_12_BIT 0
#define PINMUX_MIO_PAD_ATTR_12_VIRTUAL_OD_EN_12_BIT 1
#define PINMUX_MIO_PAD_ATTR_12_PULL_EN_12_BIT 2
#define PINMUX_MIO_PAD_ATTR_12_PULL_SELECT_12_BIT 3
#define PINMUX_MIO_PAD_ATTR_12_KEEPER_EN_12_BIT 4
#define PINMUX_MIO_PAD_ATTR_12_SCHMITT_EN_12_BIT 5
#define PINMUX_MIO_PAD_ATTR_12_OD_EN_12_BIT 6
#define PINMUX_MIO_PAD_ATTR_12_INPUT_DISABLE_12_BIT 7
#define PINMUX_MIO_PAD_ATTR_12_SLEW_RATE_12_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_12_SLEW_RATE_12_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_12_SLEW_RATE_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_12_SLEW_RATE_12_MASK, .index = PINMUX_MIO_PAD_ATTR_12_SLEW_RATE_12_OFFSET })
#define PINMUX_MIO_PAD_ATTR_12_DRIVE_STRENGTH_12_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_12_DRIVE_STRENGTH_12_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_12_DRIVE_STRENGTH_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_12_DRIVE_STRENGTH_12_MASK, .index = PINMUX_MIO_PAD_ATTR_12_DRIVE_STRENGTH_12_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_13_REG_OFFSET 0x44c
#define PINMUX_MIO_PAD_ATTR_13_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_13_INVERT_13_BIT 0
#define PINMUX_MIO_PAD_ATTR_13_VIRTUAL_OD_EN_13_BIT 1
#define PINMUX_MIO_PAD_ATTR_13_PULL_EN_13_BIT 2
#define PINMUX_MIO_PAD_ATTR_13_PULL_SELECT_13_BIT 3
#define PINMUX_MIO_PAD_ATTR_13_KEEPER_EN_13_BIT 4
#define PINMUX_MIO_PAD_ATTR_13_SCHMITT_EN_13_BIT 5
#define PINMUX_MIO_PAD_ATTR_13_OD_EN_13_BIT 6
#define PINMUX_MIO_PAD_ATTR_13_INPUT_DISABLE_13_BIT 7
#define PINMUX_MIO_PAD_ATTR_13_SLEW_RATE_13_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_13_SLEW_RATE_13_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_13_SLEW_RATE_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_13_SLEW_RATE_13_MASK, .index = PINMUX_MIO_PAD_ATTR_13_SLEW_RATE_13_OFFSET })
#define PINMUX_MIO_PAD_ATTR_13_DRIVE_STRENGTH_13_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_13_DRIVE_STRENGTH_13_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_13_DRIVE_STRENGTH_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_13_DRIVE_STRENGTH_13_MASK, .index = PINMUX_MIO_PAD_ATTR_13_DRIVE_STRENGTH_13_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_14_REG_OFFSET 0x450
#define PINMUX_MIO_PAD_ATTR_14_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_14_INVERT_14_BIT 0
#define PINMUX_MIO_PAD_ATTR_14_VIRTUAL_OD_EN_14_BIT 1
#define PINMUX_MIO_PAD_ATTR_14_PULL_EN_14_BIT 2
#define PINMUX_MIO_PAD_ATTR_14_PULL_SELECT_14_BIT 3
#define PINMUX_MIO_PAD_ATTR_14_KEEPER_EN_14_BIT 4
#define PINMUX_MIO_PAD_ATTR_14_SCHMITT_EN_14_BIT 5
#define PINMUX_MIO_PAD_ATTR_14_OD_EN_14_BIT 6
#define PINMUX_MIO_PAD_ATTR_14_INPUT_DISABLE_14_BIT 7
#define PINMUX_MIO_PAD_ATTR_14_SLEW_RATE_14_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_14_SLEW_RATE_14_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_14_SLEW_RATE_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_14_SLEW_RATE_14_MASK, .index = PINMUX_MIO_PAD_ATTR_14_SLEW_RATE_14_OFFSET })
#define PINMUX_MIO_PAD_ATTR_14_DRIVE_STRENGTH_14_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_14_DRIVE_STRENGTH_14_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_14_DRIVE_STRENGTH_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_14_DRIVE_STRENGTH_14_MASK, .index = PINMUX_MIO_PAD_ATTR_14_DRIVE_STRENGTH_14_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_15_REG_OFFSET 0x454
#define PINMUX_MIO_PAD_ATTR_15_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_15_INVERT_15_BIT 0
#define PINMUX_MIO_PAD_ATTR_15_VIRTUAL_OD_EN_15_BIT 1
#define PINMUX_MIO_PAD_ATTR_15_PULL_EN_15_BIT 2
#define PINMUX_MIO_PAD_ATTR_15_PULL_SELECT_15_BIT 3
#define PINMUX_MIO_PAD_ATTR_15_KEEPER_EN_15_BIT 4
#define PINMUX_MIO_PAD_ATTR_15_SCHMITT_EN_15_BIT 5
#define PINMUX_MIO_PAD_ATTR_15_OD_EN_15_BIT 6
#define PINMUX_MIO_PAD_ATTR_15_INPUT_DISABLE_15_BIT 7
#define PINMUX_MIO_PAD_ATTR_15_SLEW_RATE_15_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_15_SLEW_RATE_15_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_15_SLEW_RATE_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_15_SLEW_RATE_15_MASK, .index = PINMUX_MIO_PAD_ATTR_15_SLEW_RATE_15_OFFSET })
#define PINMUX_MIO_PAD_ATTR_15_DRIVE_STRENGTH_15_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_15_DRIVE_STRENGTH_15_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_15_DRIVE_STRENGTH_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_15_DRIVE_STRENGTH_15_MASK, .index = PINMUX_MIO_PAD_ATTR_15_DRIVE_STRENGTH_15_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_16_REG_OFFSET 0x458
#define PINMUX_MIO_PAD_ATTR_16_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_16_INVERT_16_BIT 0
#define PINMUX_MIO_PAD_ATTR_16_VIRTUAL_OD_EN_16_BIT 1
#define PINMUX_MIO_PAD_ATTR_16_PULL_EN_16_BIT 2
#define PINMUX_MIO_PAD_ATTR_16_PULL_SELECT_16_BIT 3
#define PINMUX_MIO_PAD_ATTR_16_KEEPER_EN_16_BIT 4
#define PINMUX_MIO_PAD_ATTR_16_SCHMITT_EN_16_BIT 5
#define PINMUX_MIO_PAD_ATTR_16_OD_EN_16_BIT 6
#define PINMUX_MIO_PAD_ATTR_16_INPUT_DISABLE_16_BIT 7
#define PINMUX_MIO_PAD_ATTR_16_SLEW_RATE_16_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_16_SLEW_RATE_16_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_16_SLEW_RATE_16_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_16_SLEW_RATE_16_MASK, .index = PINMUX_MIO_PAD_ATTR_16_SLEW_RATE_16_OFFSET })
#define PINMUX_MIO_PAD_ATTR_16_DRIVE_STRENGTH_16_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_16_DRIVE_STRENGTH_16_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_16_DRIVE_STRENGTH_16_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_16_DRIVE_STRENGTH_16_MASK, .index = PINMUX_MIO_PAD_ATTR_16_DRIVE_STRENGTH_16_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_17_REG_OFFSET 0x45c
#define PINMUX_MIO_PAD_ATTR_17_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_17_INVERT_17_BIT 0
#define PINMUX_MIO_PAD_ATTR_17_VIRTUAL_OD_EN_17_BIT 1
#define PINMUX_MIO_PAD_ATTR_17_PULL_EN_17_BIT 2
#define PINMUX_MIO_PAD_ATTR_17_PULL_SELECT_17_BIT 3
#define PINMUX_MIO_PAD_ATTR_17_KEEPER_EN_17_BIT 4
#define PINMUX_MIO_PAD_ATTR_17_SCHMITT_EN_17_BIT 5
#define PINMUX_MIO_PAD_ATTR_17_OD_EN_17_BIT 6
#define PINMUX_MIO_PAD_ATTR_17_INPUT_DISABLE_17_BIT 7
#define PINMUX_MIO_PAD_ATTR_17_SLEW_RATE_17_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_17_SLEW_RATE_17_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_17_SLEW_RATE_17_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_17_SLEW_RATE_17_MASK, .index = PINMUX_MIO_PAD_ATTR_17_SLEW_RATE_17_OFFSET })
#define PINMUX_MIO_PAD_ATTR_17_DRIVE_STRENGTH_17_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_17_DRIVE_STRENGTH_17_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_17_DRIVE_STRENGTH_17_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_17_DRIVE_STRENGTH_17_MASK, .index = PINMUX_MIO_PAD_ATTR_17_DRIVE_STRENGTH_17_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_18_REG_OFFSET 0x460
#define PINMUX_MIO_PAD_ATTR_18_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_18_INVERT_18_BIT 0
#define PINMUX_MIO_PAD_ATTR_18_VIRTUAL_OD_EN_18_BIT 1
#define PINMUX_MIO_PAD_ATTR_18_PULL_EN_18_BIT 2
#define PINMUX_MIO_PAD_ATTR_18_PULL_SELECT_18_BIT 3
#define PINMUX_MIO_PAD_ATTR_18_KEEPER_EN_18_BIT 4
#define PINMUX_MIO_PAD_ATTR_18_SCHMITT_EN_18_BIT 5
#define PINMUX_MIO_PAD_ATTR_18_OD_EN_18_BIT 6
#define PINMUX_MIO_PAD_ATTR_18_INPUT_DISABLE_18_BIT 7
#define PINMUX_MIO_PAD_ATTR_18_SLEW_RATE_18_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_18_SLEW_RATE_18_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_18_SLEW_RATE_18_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_18_SLEW_RATE_18_MASK, .index = PINMUX_MIO_PAD_ATTR_18_SLEW_RATE_18_OFFSET })
#define PINMUX_MIO_PAD_ATTR_18_DRIVE_STRENGTH_18_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_18_DRIVE_STRENGTH_18_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_18_DRIVE_STRENGTH_18_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_18_DRIVE_STRENGTH_18_MASK, .index = PINMUX_MIO_PAD_ATTR_18_DRIVE_STRENGTH_18_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_19_REG_OFFSET 0x464
#define PINMUX_MIO_PAD_ATTR_19_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_19_INVERT_19_BIT 0
#define PINMUX_MIO_PAD_ATTR_19_VIRTUAL_OD_EN_19_BIT 1
#define PINMUX_MIO_PAD_ATTR_19_PULL_EN_19_BIT 2
#define PINMUX_MIO_PAD_ATTR_19_PULL_SELECT_19_BIT 3
#define PINMUX_MIO_PAD_ATTR_19_KEEPER_EN_19_BIT 4
#define PINMUX_MIO_PAD_ATTR_19_SCHMITT_EN_19_BIT 5
#define PINMUX_MIO_PAD_ATTR_19_OD_EN_19_BIT 6
#define PINMUX_MIO_PAD_ATTR_19_INPUT_DISABLE_19_BIT 7
#define PINMUX_MIO_PAD_ATTR_19_SLEW_RATE_19_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_19_SLEW_RATE_19_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_19_SLEW_RATE_19_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_19_SLEW_RATE_19_MASK, .index = PINMUX_MIO_PAD_ATTR_19_SLEW_RATE_19_OFFSET })
#define PINMUX_MIO_PAD_ATTR_19_DRIVE_STRENGTH_19_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_19_DRIVE_STRENGTH_19_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_19_DRIVE_STRENGTH_19_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_19_DRIVE_STRENGTH_19_MASK, .index = PINMUX_MIO_PAD_ATTR_19_DRIVE_STRENGTH_19_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_20_REG_OFFSET 0x468
#define PINMUX_MIO_PAD_ATTR_20_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_20_INVERT_20_BIT 0
#define PINMUX_MIO_PAD_ATTR_20_VIRTUAL_OD_EN_20_BIT 1
#define PINMUX_MIO_PAD_ATTR_20_PULL_EN_20_BIT 2
#define PINMUX_MIO_PAD_ATTR_20_PULL_SELECT_20_BIT 3
#define PINMUX_MIO_PAD_ATTR_20_KEEPER_EN_20_BIT 4
#define PINMUX_MIO_PAD_ATTR_20_SCHMITT_EN_20_BIT 5
#define PINMUX_MIO_PAD_ATTR_20_OD_EN_20_BIT 6
#define PINMUX_MIO_PAD_ATTR_20_INPUT_DISABLE_20_BIT 7
#define PINMUX_MIO_PAD_ATTR_20_SLEW_RATE_20_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_20_SLEW_RATE_20_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_20_SLEW_RATE_20_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_20_SLEW_RATE_20_MASK, .index = PINMUX_MIO_PAD_ATTR_20_SLEW_RATE_20_OFFSET })
#define PINMUX_MIO_PAD_ATTR_20_DRIVE_STRENGTH_20_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_20_DRIVE_STRENGTH_20_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_20_DRIVE_STRENGTH_20_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_20_DRIVE_STRENGTH_20_MASK, .index = PINMUX_MIO_PAD_ATTR_20_DRIVE_STRENGTH_20_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_21_REG_OFFSET 0x46c
#define PINMUX_MIO_PAD_ATTR_21_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_21_INVERT_21_BIT 0
#define PINMUX_MIO_PAD_ATTR_21_VIRTUAL_OD_EN_21_BIT 1
#define PINMUX_MIO_PAD_ATTR_21_PULL_EN_21_BIT 2
#define PINMUX_MIO_PAD_ATTR_21_PULL_SELECT_21_BIT 3
#define PINMUX_MIO_PAD_ATTR_21_KEEPER_EN_21_BIT 4
#define PINMUX_MIO_PAD_ATTR_21_SCHMITT_EN_21_BIT 5
#define PINMUX_MIO_PAD_ATTR_21_OD_EN_21_BIT 6
#define PINMUX_MIO_PAD_ATTR_21_INPUT_DISABLE_21_BIT 7
#define PINMUX_MIO_PAD_ATTR_21_SLEW_RATE_21_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_21_SLEW_RATE_21_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_21_SLEW_RATE_21_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_21_SLEW_RATE_21_MASK, .index = PINMUX_MIO_PAD_ATTR_21_SLEW_RATE_21_OFFSET })
#define PINMUX_MIO_PAD_ATTR_21_DRIVE_STRENGTH_21_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_21_DRIVE_STRENGTH_21_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_21_DRIVE_STRENGTH_21_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_21_DRIVE_STRENGTH_21_MASK, .index = PINMUX_MIO_PAD_ATTR_21_DRIVE_STRENGTH_21_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_22_REG_OFFSET 0x470
#define PINMUX_MIO_PAD_ATTR_22_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_22_INVERT_22_BIT 0
#define PINMUX_MIO_PAD_ATTR_22_VIRTUAL_OD_EN_22_BIT 1
#define PINMUX_MIO_PAD_ATTR_22_PULL_EN_22_BIT 2
#define PINMUX_MIO_PAD_ATTR_22_PULL_SELECT_22_BIT 3
#define PINMUX_MIO_PAD_ATTR_22_KEEPER_EN_22_BIT 4
#define PINMUX_MIO_PAD_ATTR_22_SCHMITT_EN_22_BIT 5
#define PINMUX_MIO_PAD_ATTR_22_OD_EN_22_BIT 6
#define PINMUX_MIO_PAD_ATTR_22_INPUT_DISABLE_22_BIT 7
#define PINMUX_MIO_PAD_ATTR_22_SLEW_RATE_22_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_22_SLEW_RATE_22_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_22_SLEW_RATE_22_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_22_SLEW_RATE_22_MASK, .index = PINMUX_MIO_PAD_ATTR_22_SLEW_RATE_22_OFFSET })
#define PINMUX_MIO_PAD_ATTR_22_DRIVE_STRENGTH_22_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_22_DRIVE_STRENGTH_22_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_22_DRIVE_STRENGTH_22_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_22_DRIVE_STRENGTH_22_MASK, .index = PINMUX_MIO_PAD_ATTR_22_DRIVE_STRENGTH_22_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_23_REG_OFFSET 0x474
#define PINMUX_MIO_PAD_ATTR_23_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_23_INVERT_23_BIT 0
#define PINMUX_MIO_PAD_ATTR_23_VIRTUAL_OD_EN_23_BIT 1
#define PINMUX_MIO_PAD_ATTR_23_PULL_EN_23_BIT 2
#define PINMUX_MIO_PAD_ATTR_23_PULL_SELECT_23_BIT 3
#define PINMUX_MIO_PAD_ATTR_23_KEEPER_EN_23_BIT 4
#define PINMUX_MIO_PAD_ATTR_23_SCHMITT_EN_23_BIT 5
#define PINMUX_MIO_PAD_ATTR_23_OD_EN_23_BIT 6
#define PINMUX_MIO_PAD_ATTR_23_INPUT_DISABLE_23_BIT 7
#define PINMUX_MIO_PAD_ATTR_23_SLEW_RATE_23_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_23_SLEW_RATE_23_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_23_SLEW_RATE_23_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_23_SLEW_RATE_23_MASK, .index = PINMUX_MIO_PAD_ATTR_23_SLEW_RATE_23_OFFSET })
#define PINMUX_MIO_PAD_ATTR_23_DRIVE_STRENGTH_23_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_23_DRIVE_STRENGTH_23_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_23_DRIVE_STRENGTH_23_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_23_DRIVE_STRENGTH_23_MASK, .index = PINMUX_MIO_PAD_ATTR_23_DRIVE_STRENGTH_23_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_24_REG_OFFSET 0x478
#define PINMUX_MIO_PAD_ATTR_24_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_24_INVERT_24_BIT 0
#define PINMUX_MIO_PAD_ATTR_24_VIRTUAL_OD_EN_24_BIT 1
#define PINMUX_MIO_PAD_ATTR_24_PULL_EN_24_BIT 2
#define PINMUX_MIO_PAD_ATTR_24_PULL_SELECT_24_BIT 3
#define PINMUX_MIO_PAD_ATTR_24_KEEPER_EN_24_BIT 4
#define PINMUX_MIO_PAD_ATTR_24_SCHMITT_EN_24_BIT 5
#define PINMUX_MIO_PAD_ATTR_24_OD_EN_24_BIT 6
#define PINMUX_MIO_PAD_ATTR_24_INPUT_DISABLE_24_BIT 7
#define PINMUX_MIO_PAD_ATTR_24_SLEW_RATE_24_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_24_SLEW_RATE_24_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_24_SLEW_RATE_24_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_24_SLEW_RATE_24_MASK, .index = PINMUX_MIO_PAD_ATTR_24_SLEW_RATE_24_OFFSET })
#define PINMUX_MIO_PAD_ATTR_24_DRIVE_STRENGTH_24_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_24_DRIVE_STRENGTH_24_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_24_DRIVE_STRENGTH_24_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_24_DRIVE_STRENGTH_24_MASK, .index = PINMUX_MIO_PAD_ATTR_24_DRIVE_STRENGTH_24_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_25_REG_OFFSET 0x47c
#define PINMUX_MIO_PAD_ATTR_25_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_25_INVERT_25_BIT 0
#define PINMUX_MIO_PAD_ATTR_25_VIRTUAL_OD_EN_25_BIT 1
#define PINMUX_MIO_PAD_ATTR_25_PULL_EN_25_BIT 2
#define PINMUX_MIO_PAD_ATTR_25_PULL_SELECT_25_BIT 3
#define PINMUX_MIO_PAD_ATTR_25_KEEPER_EN_25_BIT 4
#define PINMUX_MIO_PAD_ATTR_25_SCHMITT_EN_25_BIT 5
#define PINMUX_MIO_PAD_ATTR_25_OD_EN_25_BIT 6
#define PINMUX_MIO_PAD_ATTR_25_INPUT_DISABLE_25_BIT 7
#define PINMUX_MIO_PAD_ATTR_25_SLEW_RATE_25_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_25_SLEW_RATE_25_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_25_SLEW_RATE_25_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_25_SLEW_RATE_25_MASK, .index = PINMUX_MIO_PAD_ATTR_25_SLEW_RATE_25_OFFSET })
#define PINMUX_MIO_PAD_ATTR_25_DRIVE_STRENGTH_25_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_25_DRIVE_STRENGTH_25_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_25_DRIVE_STRENGTH_25_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_25_DRIVE_STRENGTH_25_MASK, .index = PINMUX_MIO_PAD_ATTR_25_DRIVE_STRENGTH_25_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_26_REG_OFFSET 0x480
#define PINMUX_MIO_PAD_ATTR_26_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_26_INVERT_26_BIT 0
#define PINMUX_MIO_PAD_ATTR_26_VIRTUAL_OD_EN_26_BIT 1
#define PINMUX_MIO_PAD_ATTR_26_PULL_EN_26_BIT 2
#define PINMUX_MIO_PAD_ATTR_26_PULL_SELECT_26_BIT 3
#define PINMUX_MIO_PAD_ATTR_26_KEEPER_EN_26_BIT 4
#define PINMUX_MIO_PAD_ATTR_26_SCHMITT_EN_26_BIT 5
#define PINMUX_MIO_PAD_ATTR_26_OD_EN_26_BIT 6
#define PINMUX_MIO_PAD_ATTR_26_INPUT_DISABLE_26_BIT 7
#define PINMUX_MIO_PAD_ATTR_26_SLEW_RATE_26_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_26_SLEW_RATE_26_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_26_SLEW_RATE_26_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_26_SLEW_RATE_26_MASK, .index = PINMUX_MIO_PAD_ATTR_26_SLEW_RATE_26_OFFSET })
#define PINMUX_MIO_PAD_ATTR_26_DRIVE_STRENGTH_26_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_26_DRIVE_STRENGTH_26_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_26_DRIVE_STRENGTH_26_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_26_DRIVE_STRENGTH_26_MASK, .index = PINMUX_MIO_PAD_ATTR_26_DRIVE_STRENGTH_26_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_27_REG_OFFSET 0x484
#define PINMUX_MIO_PAD_ATTR_27_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_27_INVERT_27_BIT 0
#define PINMUX_MIO_PAD_ATTR_27_VIRTUAL_OD_EN_27_BIT 1
#define PINMUX_MIO_PAD_ATTR_27_PULL_EN_27_BIT 2
#define PINMUX_MIO_PAD_ATTR_27_PULL_SELECT_27_BIT 3
#define PINMUX_MIO_PAD_ATTR_27_KEEPER_EN_27_BIT 4
#define PINMUX_MIO_PAD_ATTR_27_SCHMITT_EN_27_BIT 5
#define PINMUX_MIO_PAD_ATTR_27_OD_EN_27_BIT 6
#define PINMUX_MIO_PAD_ATTR_27_INPUT_DISABLE_27_BIT 7
#define PINMUX_MIO_PAD_ATTR_27_SLEW_RATE_27_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_27_SLEW_RATE_27_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_27_SLEW_RATE_27_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_27_SLEW_RATE_27_MASK, .index = PINMUX_MIO_PAD_ATTR_27_SLEW_RATE_27_OFFSET })
#define PINMUX_MIO_PAD_ATTR_27_DRIVE_STRENGTH_27_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_27_DRIVE_STRENGTH_27_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_27_DRIVE_STRENGTH_27_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_27_DRIVE_STRENGTH_27_MASK, .index = PINMUX_MIO_PAD_ATTR_27_DRIVE_STRENGTH_27_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_28_REG_OFFSET 0x488
#define PINMUX_MIO_PAD_ATTR_28_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_28_INVERT_28_BIT 0
#define PINMUX_MIO_PAD_ATTR_28_VIRTUAL_OD_EN_28_BIT 1
#define PINMUX_MIO_PAD_ATTR_28_PULL_EN_28_BIT 2
#define PINMUX_MIO_PAD_ATTR_28_PULL_SELECT_28_BIT 3
#define PINMUX_MIO_PAD_ATTR_28_KEEPER_EN_28_BIT 4
#define PINMUX_MIO_PAD_ATTR_28_SCHMITT_EN_28_BIT 5
#define PINMUX_MIO_PAD_ATTR_28_OD_EN_28_BIT 6
#define PINMUX_MIO_PAD_ATTR_28_INPUT_DISABLE_28_BIT 7
#define PINMUX_MIO_PAD_ATTR_28_SLEW_RATE_28_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_28_SLEW_RATE_28_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_28_SLEW_RATE_28_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_28_SLEW_RATE_28_MASK, .index = PINMUX_MIO_PAD_ATTR_28_SLEW_RATE_28_OFFSET })
#define PINMUX_MIO_PAD_ATTR_28_DRIVE_STRENGTH_28_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_28_DRIVE_STRENGTH_28_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_28_DRIVE_STRENGTH_28_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_28_DRIVE_STRENGTH_28_MASK, .index = PINMUX_MIO_PAD_ATTR_28_DRIVE_STRENGTH_28_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_29_REG_OFFSET 0x48c
#define PINMUX_MIO_PAD_ATTR_29_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_29_INVERT_29_BIT 0
#define PINMUX_MIO_PAD_ATTR_29_VIRTUAL_OD_EN_29_BIT 1
#define PINMUX_MIO_PAD_ATTR_29_PULL_EN_29_BIT 2
#define PINMUX_MIO_PAD_ATTR_29_PULL_SELECT_29_BIT 3
#define PINMUX_MIO_PAD_ATTR_29_KEEPER_EN_29_BIT 4
#define PINMUX_MIO_PAD_ATTR_29_SCHMITT_EN_29_BIT 5
#define PINMUX_MIO_PAD_ATTR_29_OD_EN_29_BIT 6
#define PINMUX_MIO_PAD_ATTR_29_INPUT_DISABLE_29_BIT 7
#define PINMUX_MIO_PAD_ATTR_29_SLEW_RATE_29_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_29_SLEW_RATE_29_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_29_SLEW_RATE_29_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_29_SLEW_RATE_29_MASK, .index = PINMUX_MIO_PAD_ATTR_29_SLEW_RATE_29_OFFSET })
#define PINMUX_MIO_PAD_ATTR_29_DRIVE_STRENGTH_29_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_29_DRIVE_STRENGTH_29_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_29_DRIVE_STRENGTH_29_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_29_DRIVE_STRENGTH_29_MASK, .index = PINMUX_MIO_PAD_ATTR_29_DRIVE_STRENGTH_29_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_30_REG_OFFSET 0x490
#define PINMUX_MIO_PAD_ATTR_30_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_30_INVERT_30_BIT 0
#define PINMUX_MIO_PAD_ATTR_30_VIRTUAL_OD_EN_30_BIT 1
#define PINMUX_MIO_PAD_ATTR_30_PULL_EN_30_BIT 2
#define PINMUX_MIO_PAD_ATTR_30_PULL_SELECT_30_BIT 3
#define PINMUX_MIO_PAD_ATTR_30_KEEPER_EN_30_BIT 4
#define PINMUX_MIO_PAD_ATTR_30_SCHMITT_EN_30_BIT 5
#define PINMUX_MIO_PAD_ATTR_30_OD_EN_30_BIT 6
#define PINMUX_MIO_PAD_ATTR_30_INPUT_DISABLE_30_BIT 7
#define PINMUX_MIO_PAD_ATTR_30_SLEW_RATE_30_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_30_SLEW_RATE_30_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_30_SLEW_RATE_30_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_30_SLEW_RATE_30_MASK, .index = PINMUX_MIO_PAD_ATTR_30_SLEW_RATE_30_OFFSET })
#define PINMUX_MIO_PAD_ATTR_30_DRIVE_STRENGTH_30_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_30_DRIVE_STRENGTH_30_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_30_DRIVE_STRENGTH_30_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_30_DRIVE_STRENGTH_30_MASK, .index = PINMUX_MIO_PAD_ATTR_30_DRIVE_STRENGTH_30_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_31_REG_OFFSET 0x494
#define PINMUX_MIO_PAD_ATTR_31_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_31_INVERT_31_BIT 0
#define PINMUX_MIO_PAD_ATTR_31_VIRTUAL_OD_EN_31_BIT 1
#define PINMUX_MIO_PAD_ATTR_31_PULL_EN_31_BIT 2
#define PINMUX_MIO_PAD_ATTR_31_PULL_SELECT_31_BIT 3
#define PINMUX_MIO_PAD_ATTR_31_KEEPER_EN_31_BIT 4
#define PINMUX_MIO_PAD_ATTR_31_SCHMITT_EN_31_BIT 5
#define PINMUX_MIO_PAD_ATTR_31_OD_EN_31_BIT 6
#define PINMUX_MIO_PAD_ATTR_31_INPUT_DISABLE_31_BIT 7
#define PINMUX_MIO_PAD_ATTR_31_SLEW_RATE_31_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_31_SLEW_RATE_31_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_31_SLEW_RATE_31_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_31_SLEW_RATE_31_MASK, .index = PINMUX_MIO_PAD_ATTR_31_SLEW_RATE_31_OFFSET })
#define PINMUX_MIO_PAD_ATTR_31_DRIVE_STRENGTH_31_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_31_DRIVE_STRENGTH_31_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_31_DRIVE_STRENGTH_31_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_31_DRIVE_STRENGTH_31_MASK, .index = PINMUX_MIO_PAD_ATTR_31_DRIVE_STRENGTH_31_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_32_REG_OFFSET 0x498
#define PINMUX_MIO_PAD_ATTR_32_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_32_INVERT_32_BIT 0
#define PINMUX_MIO_PAD_ATTR_32_VIRTUAL_OD_EN_32_BIT 1
#define PINMUX_MIO_PAD_ATTR_32_PULL_EN_32_BIT 2
#define PINMUX_MIO_PAD_ATTR_32_PULL_SELECT_32_BIT 3
#define PINMUX_MIO_PAD_ATTR_32_KEEPER_EN_32_BIT 4
#define PINMUX_MIO_PAD_ATTR_32_SCHMITT_EN_32_BIT 5
#define PINMUX_MIO_PAD_ATTR_32_OD_EN_32_BIT 6
#define PINMUX_MIO_PAD_ATTR_32_INPUT_DISABLE_32_BIT 7
#define PINMUX_MIO_PAD_ATTR_32_SLEW_RATE_32_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_32_SLEW_RATE_32_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_32_SLEW_RATE_32_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_32_SLEW_RATE_32_MASK, .index = PINMUX_MIO_PAD_ATTR_32_SLEW_RATE_32_OFFSET })
#define PINMUX_MIO_PAD_ATTR_32_DRIVE_STRENGTH_32_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_32_DRIVE_STRENGTH_32_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_32_DRIVE_STRENGTH_32_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_32_DRIVE_STRENGTH_32_MASK, .index = PINMUX_MIO_PAD_ATTR_32_DRIVE_STRENGTH_32_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_33_REG_OFFSET 0x49c
#define PINMUX_MIO_PAD_ATTR_33_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_33_INVERT_33_BIT 0
#define PINMUX_MIO_PAD_ATTR_33_VIRTUAL_OD_EN_33_BIT 1
#define PINMUX_MIO_PAD_ATTR_33_PULL_EN_33_BIT 2
#define PINMUX_MIO_PAD_ATTR_33_PULL_SELECT_33_BIT 3
#define PINMUX_MIO_PAD_ATTR_33_KEEPER_EN_33_BIT 4
#define PINMUX_MIO_PAD_ATTR_33_SCHMITT_EN_33_BIT 5
#define PINMUX_MIO_PAD_ATTR_33_OD_EN_33_BIT 6
#define PINMUX_MIO_PAD_ATTR_33_INPUT_DISABLE_33_BIT 7
#define PINMUX_MIO_PAD_ATTR_33_SLEW_RATE_33_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_33_SLEW_RATE_33_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_33_SLEW_RATE_33_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_33_SLEW_RATE_33_MASK, .index = PINMUX_MIO_PAD_ATTR_33_SLEW_RATE_33_OFFSET })
#define PINMUX_MIO_PAD_ATTR_33_DRIVE_STRENGTH_33_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_33_DRIVE_STRENGTH_33_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_33_DRIVE_STRENGTH_33_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_33_DRIVE_STRENGTH_33_MASK, .index = PINMUX_MIO_PAD_ATTR_33_DRIVE_STRENGTH_33_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_34_REG_OFFSET 0x4a0
#define PINMUX_MIO_PAD_ATTR_34_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_34_INVERT_34_BIT 0
#define PINMUX_MIO_PAD_ATTR_34_VIRTUAL_OD_EN_34_BIT 1
#define PINMUX_MIO_PAD_ATTR_34_PULL_EN_34_BIT 2
#define PINMUX_MIO_PAD_ATTR_34_PULL_SELECT_34_BIT 3
#define PINMUX_MIO_PAD_ATTR_34_KEEPER_EN_34_BIT 4
#define PINMUX_MIO_PAD_ATTR_34_SCHMITT_EN_34_BIT 5
#define PINMUX_MIO_PAD_ATTR_34_OD_EN_34_BIT 6
#define PINMUX_MIO_PAD_ATTR_34_INPUT_DISABLE_34_BIT 7
#define PINMUX_MIO_PAD_ATTR_34_SLEW_RATE_34_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_34_SLEW_RATE_34_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_34_SLEW_RATE_34_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_34_SLEW_RATE_34_MASK, .index = PINMUX_MIO_PAD_ATTR_34_SLEW_RATE_34_OFFSET })
#define PINMUX_MIO_PAD_ATTR_34_DRIVE_STRENGTH_34_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_34_DRIVE_STRENGTH_34_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_34_DRIVE_STRENGTH_34_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_34_DRIVE_STRENGTH_34_MASK, .index = PINMUX_MIO_PAD_ATTR_34_DRIVE_STRENGTH_34_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_35_REG_OFFSET 0x4a4
#define PINMUX_MIO_PAD_ATTR_35_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_35_INVERT_35_BIT 0
#define PINMUX_MIO_PAD_ATTR_35_VIRTUAL_OD_EN_35_BIT 1
#define PINMUX_MIO_PAD_ATTR_35_PULL_EN_35_BIT 2
#define PINMUX_MIO_PAD_ATTR_35_PULL_SELECT_35_BIT 3
#define PINMUX_MIO_PAD_ATTR_35_KEEPER_EN_35_BIT 4
#define PINMUX_MIO_PAD_ATTR_35_SCHMITT_EN_35_BIT 5
#define PINMUX_MIO_PAD_ATTR_35_OD_EN_35_BIT 6
#define PINMUX_MIO_PAD_ATTR_35_INPUT_DISABLE_35_BIT 7
#define PINMUX_MIO_PAD_ATTR_35_SLEW_RATE_35_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_35_SLEW_RATE_35_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_35_SLEW_RATE_35_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_35_SLEW_RATE_35_MASK, .index = PINMUX_MIO_PAD_ATTR_35_SLEW_RATE_35_OFFSET })
#define PINMUX_MIO_PAD_ATTR_35_DRIVE_STRENGTH_35_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_35_DRIVE_STRENGTH_35_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_35_DRIVE_STRENGTH_35_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_35_DRIVE_STRENGTH_35_MASK, .index = PINMUX_MIO_PAD_ATTR_35_DRIVE_STRENGTH_35_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_36_REG_OFFSET 0x4a8
#define PINMUX_MIO_PAD_ATTR_36_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_36_INVERT_36_BIT 0
#define PINMUX_MIO_PAD_ATTR_36_VIRTUAL_OD_EN_36_BIT 1
#define PINMUX_MIO_PAD_ATTR_36_PULL_EN_36_BIT 2
#define PINMUX_MIO_PAD_ATTR_36_PULL_SELECT_36_BIT 3
#define PINMUX_MIO_PAD_ATTR_36_KEEPER_EN_36_BIT 4
#define PINMUX_MIO_PAD_ATTR_36_SCHMITT_EN_36_BIT 5
#define PINMUX_MIO_PAD_ATTR_36_OD_EN_36_BIT 6
#define PINMUX_MIO_PAD_ATTR_36_INPUT_DISABLE_36_BIT 7
#define PINMUX_MIO_PAD_ATTR_36_SLEW_RATE_36_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_36_SLEW_RATE_36_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_36_SLEW_RATE_36_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_36_SLEW_RATE_36_MASK, .index = PINMUX_MIO_PAD_ATTR_36_SLEW_RATE_36_OFFSET })
#define PINMUX_MIO_PAD_ATTR_36_DRIVE_STRENGTH_36_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_36_DRIVE_STRENGTH_36_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_36_DRIVE_STRENGTH_36_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_36_DRIVE_STRENGTH_36_MASK, .index = PINMUX_MIO_PAD_ATTR_36_DRIVE_STRENGTH_36_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_37_REG_OFFSET 0x4ac
#define PINMUX_MIO_PAD_ATTR_37_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_37_INVERT_37_BIT 0
#define PINMUX_MIO_PAD_ATTR_37_VIRTUAL_OD_EN_37_BIT 1
#define PINMUX_MIO_PAD_ATTR_37_PULL_EN_37_BIT 2
#define PINMUX_MIO_PAD_ATTR_37_PULL_SELECT_37_BIT 3
#define PINMUX_MIO_PAD_ATTR_37_KEEPER_EN_37_BIT 4
#define PINMUX_MIO_PAD_ATTR_37_SCHMITT_EN_37_BIT 5
#define PINMUX_MIO_PAD_ATTR_37_OD_EN_37_BIT 6
#define PINMUX_MIO_PAD_ATTR_37_INPUT_DISABLE_37_BIT 7
#define PINMUX_MIO_PAD_ATTR_37_SLEW_RATE_37_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_37_SLEW_RATE_37_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_37_SLEW_RATE_37_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_37_SLEW_RATE_37_MASK, .index = PINMUX_MIO_PAD_ATTR_37_SLEW_RATE_37_OFFSET })
#define PINMUX_MIO_PAD_ATTR_37_DRIVE_STRENGTH_37_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_37_DRIVE_STRENGTH_37_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_37_DRIVE_STRENGTH_37_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_37_DRIVE_STRENGTH_37_MASK, .index = PINMUX_MIO_PAD_ATTR_37_DRIVE_STRENGTH_37_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_38_REG_OFFSET 0x4b0
#define PINMUX_MIO_PAD_ATTR_38_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_38_INVERT_38_BIT 0
#define PINMUX_MIO_PAD_ATTR_38_VIRTUAL_OD_EN_38_BIT 1
#define PINMUX_MIO_PAD_ATTR_38_PULL_EN_38_BIT 2
#define PINMUX_MIO_PAD_ATTR_38_PULL_SELECT_38_BIT 3
#define PINMUX_MIO_PAD_ATTR_38_KEEPER_EN_38_BIT 4
#define PINMUX_MIO_PAD_ATTR_38_SCHMITT_EN_38_BIT 5
#define PINMUX_MIO_PAD_ATTR_38_OD_EN_38_BIT 6
#define PINMUX_MIO_PAD_ATTR_38_INPUT_DISABLE_38_BIT 7
#define PINMUX_MIO_PAD_ATTR_38_SLEW_RATE_38_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_38_SLEW_RATE_38_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_38_SLEW_RATE_38_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_38_SLEW_RATE_38_MASK, .index = PINMUX_MIO_PAD_ATTR_38_SLEW_RATE_38_OFFSET })
#define PINMUX_MIO_PAD_ATTR_38_DRIVE_STRENGTH_38_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_38_DRIVE_STRENGTH_38_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_38_DRIVE_STRENGTH_38_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_38_DRIVE_STRENGTH_38_MASK, .index = PINMUX_MIO_PAD_ATTR_38_DRIVE_STRENGTH_38_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_39_REG_OFFSET 0x4b4
#define PINMUX_MIO_PAD_ATTR_39_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_39_INVERT_39_BIT 0
#define PINMUX_MIO_PAD_ATTR_39_VIRTUAL_OD_EN_39_BIT 1
#define PINMUX_MIO_PAD_ATTR_39_PULL_EN_39_BIT 2
#define PINMUX_MIO_PAD_ATTR_39_PULL_SELECT_39_BIT 3
#define PINMUX_MIO_PAD_ATTR_39_KEEPER_EN_39_BIT 4
#define PINMUX_MIO_PAD_ATTR_39_SCHMITT_EN_39_BIT 5
#define PINMUX_MIO_PAD_ATTR_39_OD_EN_39_BIT 6
#define PINMUX_MIO_PAD_ATTR_39_INPUT_DISABLE_39_BIT 7
#define PINMUX_MIO_PAD_ATTR_39_SLEW_RATE_39_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_39_SLEW_RATE_39_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_39_SLEW_RATE_39_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_39_SLEW_RATE_39_MASK, .index = PINMUX_MIO_PAD_ATTR_39_SLEW_RATE_39_OFFSET })
#define PINMUX_MIO_PAD_ATTR_39_DRIVE_STRENGTH_39_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_39_DRIVE_STRENGTH_39_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_39_DRIVE_STRENGTH_39_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_39_DRIVE_STRENGTH_39_MASK, .index = PINMUX_MIO_PAD_ATTR_39_DRIVE_STRENGTH_39_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_40_REG_OFFSET 0x4b8
#define PINMUX_MIO_PAD_ATTR_40_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_40_INVERT_40_BIT 0
#define PINMUX_MIO_PAD_ATTR_40_VIRTUAL_OD_EN_40_BIT 1
#define PINMUX_MIO_PAD_ATTR_40_PULL_EN_40_BIT 2
#define PINMUX_MIO_PAD_ATTR_40_PULL_SELECT_40_BIT 3
#define PINMUX_MIO_PAD_ATTR_40_KEEPER_EN_40_BIT 4
#define PINMUX_MIO_PAD_ATTR_40_SCHMITT_EN_40_BIT 5
#define PINMUX_MIO_PAD_ATTR_40_OD_EN_40_BIT 6
#define PINMUX_MIO_PAD_ATTR_40_INPUT_DISABLE_40_BIT 7
#define PINMUX_MIO_PAD_ATTR_40_SLEW_RATE_40_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_40_SLEW_RATE_40_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_40_SLEW_RATE_40_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_40_SLEW_RATE_40_MASK, .index = PINMUX_MIO_PAD_ATTR_40_SLEW_RATE_40_OFFSET })
#define PINMUX_MIO_PAD_ATTR_40_DRIVE_STRENGTH_40_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_40_DRIVE_STRENGTH_40_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_40_DRIVE_STRENGTH_40_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_40_DRIVE_STRENGTH_40_MASK, .index = PINMUX_MIO_PAD_ATTR_40_DRIVE_STRENGTH_40_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_41_REG_OFFSET 0x4bc
#define PINMUX_MIO_PAD_ATTR_41_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_41_INVERT_41_BIT 0
#define PINMUX_MIO_PAD_ATTR_41_VIRTUAL_OD_EN_41_BIT 1
#define PINMUX_MIO_PAD_ATTR_41_PULL_EN_41_BIT 2
#define PINMUX_MIO_PAD_ATTR_41_PULL_SELECT_41_BIT 3
#define PINMUX_MIO_PAD_ATTR_41_KEEPER_EN_41_BIT 4
#define PINMUX_MIO_PAD_ATTR_41_SCHMITT_EN_41_BIT 5
#define PINMUX_MIO_PAD_ATTR_41_OD_EN_41_BIT 6
#define PINMUX_MIO_PAD_ATTR_41_INPUT_DISABLE_41_BIT 7
#define PINMUX_MIO_PAD_ATTR_41_SLEW_RATE_41_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_41_SLEW_RATE_41_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_41_SLEW_RATE_41_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_41_SLEW_RATE_41_MASK, .index = PINMUX_MIO_PAD_ATTR_41_SLEW_RATE_41_OFFSET })
#define PINMUX_MIO_PAD_ATTR_41_DRIVE_STRENGTH_41_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_41_DRIVE_STRENGTH_41_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_41_DRIVE_STRENGTH_41_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_41_DRIVE_STRENGTH_41_MASK, .index = PINMUX_MIO_PAD_ATTR_41_DRIVE_STRENGTH_41_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_42_REG_OFFSET 0x4c0
#define PINMUX_MIO_PAD_ATTR_42_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_42_INVERT_42_BIT 0
#define PINMUX_MIO_PAD_ATTR_42_VIRTUAL_OD_EN_42_BIT 1
#define PINMUX_MIO_PAD_ATTR_42_PULL_EN_42_BIT 2
#define PINMUX_MIO_PAD_ATTR_42_PULL_SELECT_42_BIT 3
#define PINMUX_MIO_PAD_ATTR_42_KEEPER_EN_42_BIT 4
#define PINMUX_MIO_PAD_ATTR_42_SCHMITT_EN_42_BIT 5
#define PINMUX_MIO_PAD_ATTR_42_OD_EN_42_BIT 6
#define PINMUX_MIO_PAD_ATTR_42_INPUT_DISABLE_42_BIT 7
#define PINMUX_MIO_PAD_ATTR_42_SLEW_RATE_42_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_42_SLEW_RATE_42_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_42_SLEW_RATE_42_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_42_SLEW_RATE_42_MASK, .index = PINMUX_MIO_PAD_ATTR_42_SLEW_RATE_42_OFFSET })
#define PINMUX_MIO_PAD_ATTR_42_DRIVE_STRENGTH_42_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_42_DRIVE_STRENGTH_42_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_42_DRIVE_STRENGTH_42_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_42_DRIVE_STRENGTH_42_MASK, .index = PINMUX_MIO_PAD_ATTR_42_DRIVE_STRENGTH_42_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_43_REG_OFFSET 0x4c4
#define PINMUX_MIO_PAD_ATTR_43_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_43_INVERT_43_BIT 0
#define PINMUX_MIO_PAD_ATTR_43_VIRTUAL_OD_EN_43_BIT 1
#define PINMUX_MIO_PAD_ATTR_43_PULL_EN_43_BIT 2
#define PINMUX_MIO_PAD_ATTR_43_PULL_SELECT_43_BIT 3
#define PINMUX_MIO_PAD_ATTR_43_KEEPER_EN_43_BIT 4
#define PINMUX_MIO_PAD_ATTR_43_SCHMITT_EN_43_BIT 5
#define PINMUX_MIO_PAD_ATTR_43_OD_EN_43_BIT 6
#define PINMUX_MIO_PAD_ATTR_43_INPUT_DISABLE_43_BIT 7
#define PINMUX_MIO_PAD_ATTR_43_SLEW_RATE_43_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_43_SLEW_RATE_43_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_43_SLEW_RATE_43_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_43_SLEW_RATE_43_MASK, .index = PINMUX_MIO_PAD_ATTR_43_SLEW_RATE_43_OFFSET })
#define PINMUX_MIO_PAD_ATTR_43_DRIVE_STRENGTH_43_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_43_DRIVE_STRENGTH_43_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_43_DRIVE_STRENGTH_43_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_43_DRIVE_STRENGTH_43_MASK, .index = PINMUX_MIO_PAD_ATTR_43_DRIVE_STRENGTH_43_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_44_REG_OFFSET 0x4c8
#define PINMUX_MIO_PAD_ATTR_44_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_44_INVERT_44_BIT 0
#define PINMUX_MIO_PAD_ATTR_44_VIRTUAL_OD_EN_44_BIT 1
#define PINMUX_MIO_PAD_ATTR_44_PULL_EN_44_BIT 2
#define PINMUX_MIO_PAD_ATTR_44_PULL_SELECT_44_BIT 3
#define PINMUX_MIO_PAD_ATTR_44_KEEPER_EN_44_BIT 4
#define PINMUX_MIO_PAD_ATTR_44_SCHMITT_EN_44_BIT 5
#define PINMUX_MIO_PAD_ATTR_44_OD_EN_44_BIT 6
#define PINMUX_MIO_PAD_ATTR_44_INPUT_DISABLE_44_BIT 7
#define PINMUX_MIO_PAD_ATTR_44_SLEW_RATE_44_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_44_SLEW_RATE_44_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_44_SLEW_RATE_44_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_44_SLEW_RATE_44_MASK, .index = PINMUX_MIO_PAD_ATTR_44_SLEW_RATE_44_OFFSET })
#define PINMUX_MIO_PAD_ATTR_44_DRIVE_STRENGTH_44_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_44_DRIVE_STRENGTH_44_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_44_DRIVE_STRENGTH_44_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_44_DRIVE_STRENGTH_44_MASK, .index = PINMUX_MIO_PAD_ATTR_44_DRIVE_STRENGTH_44_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_45_REG_OFFSET 0x4cc
#define PINMUX_MIO_PAD_ATTR_45_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_45_INVERT_45_BIT 0
#define PINMUX_MIO_PAD_ATTR_45_VIRTUAL_OD_EN_45_BIT 1
#define PINMUX_MIO_PAD_ATTR_45_PULL_EN_45_BIT 2
#define PINMUX_MIO_PAD_ATTR_45_PULL_SELECT_45_BIT 3
#define PINMUX_MIO_PAD_ATTR_45_KEEPER_EN_45_BIT 4
#define PINMUX_MIO_PAD_ATTR_45_SCHMITT_EN_45_BIT 5
#define PINMUX_MIO_PAD_ATTR_45_OD_EN_45_BIT 6
#define PINMUX_MIO_PAD_ATTR_45_INPUT_DISABLE_45_BIT 7
#define PINMUX_MIO_PAD_ATTR_45_SLEW_RATE_45_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_45_SLEW_RATE_45_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_45_SLEW_RATE_45_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_45_SLEW_RATE_45_MASK, .index = PINMUX_MIO_PAD_ATTR_45_SLEW_RATE_45_OFFSET })
#define PINMUX_MIO_PAD_ATTR_45_DRIVE_STRENGTH_45_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_45_DRIVE_STRENGTH_45_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_45_DRIVE_STRENGTH_45_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_45_DRIVE_STRENGTH_45_MASK, .index = PINMUX_MIO_PAD_ATTR_45_DRIVE_STRENGTH_45_OFFSET })
 
// Muxed pad attributes.
#define PINMUX_MIO_PAD_ATTR_46_REG_OFFSET 0x4d0
#define PINMUX_MIO_PAD_ATTR_46_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_ATTR_46_INVERT_46_BIT 0
#define PINMUX_MIO_PAD_ATTR_46_VIRTUAL_OD_EN_46_BIT 1
#define PINMUX_MIO_PAD_ATTR_46_PULL_EN_46_BIT 2
#define PINMUX_MIO_PAD_ATTR_46_PULL_SELECT_46_BIT 3
#define PINMUX_MIO_PAD_ATTR_46_KEEPER_EN_46_BIT 4
#define PINMUX_MIO_PAD_ATTR_46_SCHMITT_EN_46_BIT 5
#define PINMUX_MIO_PAD_ATTR_46_OD_EN_46_BIT 6
#define PINMUX_MIO_PAD_ATTR_46_INPUT_DISABLE_46_BIT 7
#define PINMUX_MIO_PAD_ATTR_46_SLEW_RATE_46_MASK 0x3u
#define PINMUX_MIO_PAD_ATTR_46_SLEW_RATE_46_OFFSET 16
#define PINMUX_MIO_PAD_ATTR_46_SLEW_RATE_46_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_46_SLEW_RATE_46_MASK, .index = PINMUX_MIO_PAD_ATTR_46_SLEW_RATE_46_OFFSET })
#define PINMUX_MIO_PAD_ATTR_46_DRIVE_STRENGTH_46_MASK 0xfu
#define PINMUX_MIO_PAD_ATTR_46_DRIVE_STRENGTH_46_OFFSET 20
#define PINMUX_MIO_PAD_ATTR_46_DRIVE_STRENGTH_46_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_ATTR_46_DRIVE_STRENGTH_46_MASK, .index = PINMUX_MIO_PAD_ATTR_46_DRIVE_STRENGTH_46_OFFSET })
 
// Register write enable for DIO PAD attributes. (common parameters)
#define PINMUX_DIO_PAD_ATTR_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_REGWEN_MULTIREG_COUNT 16
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_0_REG_OFFSET 0x4d4
#define PINMUX_DIO_PAD_ATTR_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_0_EN_0_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_1_REG_OFFSET 0x4d8
#define PINMUX_DIO_PAD_ATTR_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_1_EN_1_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_2_REG_OFFSET 0x4dc
#define PINMUX_DIO_PAD_ATTR_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_2_EN_2_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_3_REG_OFFSET 0x4e0
#define PINMUX_DIO_PAD_ATTR_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_3_EN_3_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_4_REG_OFFSET 0x4e4
#define PINMUX_DIO_PAD_ATTR_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_4_EN_4_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_5_REG_OFFSET 0x4e8
#define PINMUX_DIO_PAD_ATTR_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_5_EN_5_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_6_REG_OFFSET 0x4ec
#define PINMUX_DIO_PAD_ATTR_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_6_EN_6_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_7_REG_OFFSET 0x4f0
#define PINMUX_DIO_PAD_ATTR_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_7_EN_7_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_8_REG_OFFSET 0x4f4
#define PINMUX_DIO_PAD_ATTR_REGWEN_8_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_8_EN_8_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_9_REG_OFFSET 0x4f8
#define PINMUX_DIO_PAD_ATTR_REGWEN_9_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_9_EN_9_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_10_REG_OFFSET 0x4fc
#define PINMUX_DIO_PAD_ATTR_REGWEN_10_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_10_EN_10_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_11_REG_OFFSET 0x500
#define PINMUX_DIO_PAD_ATTR_REGWEN_11_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_11_EN_11_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_12_REG_OFFSET 0x504
#define PINMUX_DIO_PAD_ATTR_REGWEN_12_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_12_EN_12_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_13_REG_OFFSET 0x508
#define PINMUX_DIO_PAD_ATTR_REGWEN_13_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_13_EN_13_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_14_REG_OFFSET 0x50c
#define PINMUX_DIO_PAD_ATTR_REGWEN_14_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_14_EN_14_BIT 0
 
// Register write enable for DIO PAD attributes.
#define PINMUX_DIO_PAD_ATTR_REGWEN_15_REG_OFFSET 0x510
#define PINMUX_DIO_PAD_ATTR_REGWEN_15_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_ATTR_REGWEN_15_EN_15_BIT 0
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_INVERT_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_VIRTUAL_OD_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_PULL_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_PULL_SELECT_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_KEEPER_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_SCHMITT_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_OD_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_INPUT_DISABLE_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_ATTR_SLEW_RATE_FIELD_WIDTH 2
#define PINMUX_DIO_PAD_ATTR_DRIVE_STRENGTH_FIELD_WIDTH 4
#define PINMUX_DIO_PAD_ATTR_MULTIREG_COUNT 16
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_0_REG_OFFSET 0x514
#define PINMUX_DIO_PAD_ATTR_0_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_0_INVERT_0_BIT 0
#define PINMUX_DIO_PAD_ATTR_0_VIRTUAL_OD_EN_0_BIT 1
#define PINMUX_DIO_PAD_ATTR_0_PULL_EN_0_BIT 2
#define PINMUX_DIO_PAD_ATTR_0_PULL_SELECT_0_BIT 3
#define PINMUX_DIO_PAD_ATTR_0_PULL_SELECT_0_VALUE_PULL_DOWN 0x0
#define PINMUX_DIO_PAD_ATTR_0_PULL_SELECT_0_VALUE_PULL_UP 0x1
#define PINMUX_DIO_PAD_ATTR_0_KEEPER_EN_0_BIT 4
#define PINMUX_DIO_PAD_ATTR_0_SCHMITT_EN_0_BIT 5
#define PINMUX_DIO_PAD_ATTR_0_OD_EN_0_BIT 6
#define PINMUX_DIO_PAD_ATTR_0_INPUT_DISABLE_0_BIT 7
#define PINMUX_DIO_PAD_ATTR_0_SLEW_RATE_0_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_0_SLEW_RATE_0_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_0_SLEW_RATE_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_0_SLEW_RATE_0_MASK, .index = PINMUX_DIO_PAD_ATTR_0_SLEW_RATE_0_OFFSET })
#define PINMUX_DIO_PAD_ATTR_0_DRIVE_STRENGTH_0_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_0_DRIVE_STRENGTH_0_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_0_DRIVE_STRENGTH_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_0_DRIVE_STRENGTH_0_MASK, .index = PINMUX_DIO_PAD_ATTR_0_DRIVE_STRENGTH_0_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_1_REG_OFFSET 0x518
#define PINMUX_DIO_PAD_ATTR_1_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_1_INVERT_1_BIT 0
#define PINMUX_DIO_PAD_ATTR_1_VIRTUAL_OD_EN_1_BIT 1
#define PINMUX_DIO_PAD_ATTR_1_PULL_EN_1_BIT 2
#define PINMUX_DIO_PAD_ATTR_1_PULL_SELECT_1_BIT 3
#define PINMUX_DIO_PAD_ATTR_1_KEEPER_EN_1_BIT 4
#define PINMUX_DIO_PAD_ATTR_1_SCHMITT_EN_1_BIT 5
#define PINMUX_DIO_PAD_ATTR_1_OD_EN_1_BIT 6
#define PINMUX_DIO_PAD_ATTR_1_INPUT_DISABLE_1_BIT 7
#define PINMUX_DIO_PAD_ATTR_1_SLEW_RATE_1_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_1_SLEW_RATE_1_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_1_SLEW_RATE_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_1_SLEW_RATE_1_MASK, .index = PINMUX_DIO_PAD_ATTR_1_SLEW_RATE_1_OFFSET })
#define PINMUX_DIO_PAD_ATTR_1_DRIVE_STRENGTH_1_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_1_DRIVE_STRENGTH_1_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_1_DRIVE_STRENGTH_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_1_DRIVE_STRENGTH_1_MASK, .index = PINMUX_DIO_PAD_ATTR_1_DRIVE_STRENGTH_1_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_2_REG_OFFSET 0x51c
#define PINMUX_DIO_PAD_ATTR_2_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_2_INVERT_2_BIT 0
#define PINMUX_DIO_PAD_ATTR_2_VIRTUAL_OD_EN_2_BIT 1
#define PINMUX_DIO_PAD_ATTR_2_PULL_EN_2_BIT 2
#define PINMUX_DIO_PAD_ATTR_2_PULL_SELECT_2_BIT 3
#define PINMUX_DIO_PAD_ATTR_2_KEEPER_EN_2_BIT 4
#define PINMUX_DIO_PAD_ATTR_2_SCHMITT_EN_2_BIT 5
#define PINMUX_DIO_PAD_ATTR_2_OD_EN_2_BIT 6
#define PINMUX_DIO_PAD_ATTR_2_INPUT_DISABLE_2_BIT 7
#define PINMUX_DIO_PAD_ATTR_2_SLEW_RATE_2_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_2_SLEW_RATE_2_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_2_SLEW_RATE_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_2_SLEW_RATE_2_MASK, .index = PINMUX_DIO_PAD_ATTR_2_SLEW_RATE_2_OFFSET })
#define PINMUX_DIO_PAD_ATTR_2_DRIVE_STRENGTH_2_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_2_DRIVE_STRENGTH_2_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_2_DRIVE_STRENGTH_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_2_DRIVE_STRENGTH_2_MASK, .index = PINMUX_DIO_PAD_ATTR_2_DRIVE_STRENGTH_2_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_3_REG_OFFSET 0x520
#define PINMUX_DIO_PAD_ATTR_3_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_3_INVERT_3_BIT 0
#define PINMUX_DIO_PAD_ATTR_3_VIRTUAL_OD_EN_3_BIT 1
#define PINMUX_DIO_PAD_ATTR_3_PULL_EN_3_BIT 2
#define PINMUX_DIO_PAD_ATTR_3_PULL_SELECT_3_BIT 3
#define PINMUX_DIO_PAD_ATTR_3_KEEPER_EN_3_BIT 4
#define PINMUX_DIO_PAD_ATTR_3_SCHMITT_EN_3_BIT 5
#define PINMUX_DIO_PAD_ATTR_3_OD_EN_3_BIT 6
#define PINMUX_DIO_PAD_ATTR_3_INPUT_DISABLE_3_BIT 7
#define PINMUX_DIO_PAD_ATTR_3_SLEW_RATE_3_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_3_SLEW_RATE_3_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_3_SLEW_RATE_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_3_SLEW_RATE_3_MASK, .index = PINMUX_DIO_PAD_ATTR_3_SLEW_RATE_3_OFFSET })
#define PINMUX_DIO_PAD_ATTR_3_DRIVE_STRENGTH_3_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_3_DRIVE_STRENGTH_3_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_3_DRIVE_STRENGTH_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_3_DRIVE_STRENGTH_3_MASK, .index = PINMUX_DIO_PAD_ATTR_3_DRIVE_STRENGTH_3_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_4_REG_OFFSET 0x524
#define PINMUX_DIO_PAD_ATTR_4_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_4_INVERT_4_BIT 0
#define PINMUX_DIO_PAD_ATTR_4_VIRTUAL_OD_EN_4_BIT 1
#define PINMUX_DIO_PAD_ATTR_4_PULL_EN_4_BIT 2
#define PINMUX_DIO_PAD_ATTR_4_PULL_SELECT_4_BIT 3
#define PINMUX_DIO_PAD_ATTR_4_KEEPER_EN_4_BIT 4
#define PINMUX_DIO_PAD_ATTR_4_SCHMITT_EN_4_BIT 5
#define PINMUX_DIO_PAD_ATTR_4_OD_EN_4_BIT 6
#define PINMUX_DIO_PAD_ATTR_4_INPUT_DISABLE_4_BIT 7
#define PINMUX_DIO_PAD_ATTR_4_SLEW_RATE_4_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_4_SLEW_RATE_4_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_4_SLEW_RATE_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_4_SLEW_RATE_4_MASK, .index = PINMUX_DIO_PAD_ATTR_4_SLEW_RATE_4_OFFSET })
#define PINMUX_DIO_PAD_ATTR_4_DRIVE_STRENGTH_4_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_4_DRIVE_STRENGTH_4_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_4_DRIVE_STRENGTH_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_4_DRIVE_STRENGTH_4_MASK, .index = PINMUX_DIO_PAD_ATTR_4_DRIVE_STRENGTH_4_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_5_REG_OFFSET 0x528
#define PINMUX_DIO_PAD_ATTR_5_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_5_INVERT_5_BIT 0
#define PINMUX_DIO_PAD_ATTR_5_VIRTUAL_OD_EN_5_BIT 1
#define PINMUX_DIO_PAD_ATTR_5_PULL_EN_5_BIT 2
#define PINMUX_DIO_PAD_ATTR_5_PULL_SELECT_5_BIT 3
#define PINMUX_DIO_PAD_ATTR_5_KEEPER_EN_5_BIT 4
#define PINMUX_DIO_PAD_ATTR_5_SCHMITT_EN_5_BIT 5
#define PINMUX_DIO_PAD_ATTR_5_OD_EN_5_BIT 6
#define PINMUX_DIO_PAD_ATTR_5_INPUT_DISABLE_5_BIT 7
#define PINMUX_DIO_PAD_ATTR_5_SLEW_RATE_5_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_5_SLEW_RATE_5_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_5_SLEW_RATE_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_5_SLEW_RATE_5_MASK, .index = PINMUX_DIO_PAD_ATTR_5_SLEW_RATE_5_OFFSET })
#define PINMUX_DIO_PAD_ATTR_5_DRIVE_STRENGTH_5_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_5_DRIVE_STRENGTH_5_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_5_DRIVE_STRENGTH_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_5_DRIVE_STRENGTH_5_MASK, .index = PINMUX_DIO_PAD_ATTR_5_DRIVE_STRENGTH_5_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_6_REG_OFFSET 0x52c
#define PINMUX_DIO_PAD_ATTR_6_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_6_INVERT_6_BIT 0
#define PINMUX_DIO_PAD_ATTR_6_VIRTUAL_OD_EN_6_BIT 1
#define PINMUX_DIO_PAD_ATTR_6_PULL_EN_6_BIT 2
#define PINMUX_DIO_PAD_ATTR_6_PULL_SELECT_6_BIT 3
#define PINMUX_DIO_PAD_ATTR_6_KEEPER_EN_6_BIT 4
#define PINMUX_DIO_PAD_ATTR_6_SCHMITT_EN_6_BIT 5
#define PINMUX_DIO_PAD_ATTR_6_OD_EN_6_BIT 6
#define PINMUX_DIO_PAD_ATTR_6_INPUT_DISABLE_6_BIT 7
#define PINMUX_DIO_PAD_ATTR_6_SLEW_RATE_6_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_6_SLEW_RATE_6_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_6_SLEW_RATE_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_6_SLEW_RATE_6_MASK, .index = PINMUX_DIO_PAD_ATTR_6_SLEW_RATE_6_OFFSET })
#define PINMUX_DIO_PAD_ATTR_6_DRIVE_STRENGTH_6_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_6_DRIVE_STRENGTH_6_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_6_DRIVE_STRENGTH_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_6_DRIVE_STRENGTH_6_MASK, .index = PINMUX_DIO_PAD_ATTR_6_DRIVE_STRENGTH_6_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_7_REG_OFFSET 0x530
#define PINMUX_DIO_PAD_ATTR_7_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_7_INVERT_7_BIT 0
#define PINMUX_DIO_PAD_ATTR_7_VIRTUAL_OD_EN_7_BIT 1
#define PINMUX_DIO_PAD_ATTR_7_PULL_EN_7_BIT 2
#define PINMUX_DIO_PAD_ATTR_7_PULL_SELECT_7_BIT 3
#define PINMUX_DIO_PAD_ATTR_7_KEEPER_EN_7_BIT 4
#define PINMUX_DIO_PAD_ATTR_7_SCHMITT_EN_7_BIT 5
#define PINMUX_DIO_PAD_ATTR_7_OD_EN_7_BIT 6
#define PINMUX_DIO_PAD_ATTR_7_INPUT_DISABLE_7_BIT 7
#define PINMUX_DIO_PAD_ATTR_7_SLEW_RATE_7_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_7_SLEW_RATE_7_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_7_SLEW_RATE_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_7_SLEW_RATE_7_MASK, .index = PINMUX_DIO_PAD_ATTR_7_SLEW_RATE_7_OFFSET })
#define PINMUX_DIO_PAD_ATTR_7_DRIVE_STRENGTH_7_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_7_DRIVE_STRENGTH_7_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_7_DRIVE_STRENGTH_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_7_DRIVE_STRENGTH_7_MASK, .index = PINMUX_DIO_PAD_ATTR_7_DRIVE_STRENGTH_7_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_8_REG_OFFSET 0x534
#define PINMUX_DIO_PAD_ATTR_8_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_8_INVERT_8_BIT 0
#define PINMUX_DIO_PAD_ATTR_8_VIRTUAL_OD_EN_8_BIT 1
#define PINMUX_DIO_PAD_ATTR_8_PULL_EN_8_BIT 2
#define PINMUX_DIO_PAD_ATTR_8_PULL_SELECT_8_BIT 3
#define PINMUX_DIO_PAD_ATTR_8_KEEPER_EN_8_BIT 4
#define PINMUX_DIO_PAD_ATTR_8_SCHMITT_EN_8_BIT 5
#define PINMUX_DIO_PAD_ATTR_8_OD_EN_8_BIT 6
#define PINMUX_DIO_PAD_ATTR_8_INPUT_DISABLE_8_BIT 7
#define PINMUX_DIO_PAD_ATTR_8_SLEW_RATE_8_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_8_SLEW_RATE_8_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_8_SLEW_RATE_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_8_SLEW_RATE_8_MASK, .index = PINMUX_DIO_PAD_ATTR_8_SLEW_RATE_8_OFFSET })
#define PINMUX_DIO_PAD_ATTR_8_DRIVE_STRENGTH_8_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_8_DRIVE_STRENGTH_8_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_8_DRIVE_STRENGTH_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_8_DRIVE_STRENGTH_8_MASK, .index = PINMUX_DIO_PAD_ATTR_8_DRIVE_STRENGTH_8_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_9_REG_OFFSET 0x538
#define PINMUX_DIO_PAD_ATTR_9_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_9_INVERT_9_BIT 0
#define PINMUX_DIO_PAD_ATTR_9_VIRTUAL_OD_EN_9_BIT 1
#define PINMUX_DIO_PAD_ATTR_9_PULL_EN_9_BIT 2
#define PINMUX_DIO_PAD_ATTR_9_PULL_SELECT_9_BIT 3
#define PINMUX_DIO_PAD_ATTR_9_KEEPER_EN_9_BIT 4
#define PINMUX_DIO_PAD_ATTR_9_SCHMITT_EN_9_BIT 5
#define PINMUX_DIO_PAD_ATTR_9_OD_EN_9_BIT 6
#define PINMUX_DIO_PAD_ATTR_9_INPUT_DISABLE_9_BIT 7
#define PINMUX_DIO_PAD_ATTR_9_SLEW_RATE_9_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_9_SLEW_RATE_9_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_9_SLEW_RATE_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_9_SLEW_RATE_9_MASK, .index = PINMUX_DIO_PAD_ATTR_9_SLEW_RATE_9_OFFSET })
#define PINMUX_DIO_PAD_ATTR_9_DRIVE_STRENGTH_9_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_9_DRIVE_STRENGTH_9_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_9_DRIVE_STRENGTH_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_9_DRIVE_STRENGTH_9_MASK, .index = PINMUX_DIO_PAD_ATTR_9_DRIVE_STRENGTH_9_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_10_REG_OFFSET 0x53c
#define PINMUX_DIO_PAD_ATTR_10_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_10_INVERT_10_BIT 0
#define PINMUX_DIO_PAD_ATTR_10_VIRTUAL_OD_EN_10_BIT 1
#define PINMUX_DIO_PAD_ATTR_10_PULL_EN_10_BIT 2
#define PINMUX_DIO_PAD_ATTR_10_PULL_SELECT_10_BIT 3
#define PINMUX_DIO_PAD_ATTR_10_KEEPER_EN_10_BIT 4
#define PINMUX_DIO_PAD_ATTR_10_SCHMITT_EN_10_BIT 5
#define PINMUX_DIO_PAD_ATTR_10_OD_EN_10_BIT 6
#define PINMUX_DIO_PAD_ATTR_10_INPUT_DISABLE_10_BIT 7
#define PINMUX_DIO_PAD_ATTR_10_SLEW_RATE_10_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_10_SLEW_RATE_10_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_10_SLEW_RATE_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_10_SLEW_RATE_10_MASK, .index = PINMUX_DIO_PAD_ATTR_10_SLEW_RATE_10_OFFSET })
#define PINMUX_DIO_PAD_ATTR_10_DRIVE_STRENGTH_10_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_10_DRIVE_STRENGTH_10_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_10_DRIVE_STRENGTH_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_10_DRIVE_STRENGTH_10_MASK, .index = PINMUX_DIO_PAD_ATTR_10_DRIVE_STRENGTH_10_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_11_REG_OFFSET 0x540
#define PINMUX_DIO_PAD_ATTR_11_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_11_INVERT_11_BIT 0
#define PINMUX_DIO_PAD_ATTR_11_VIRTUAL_OD_EN_11_BIT 1
#define PINMUX_DIO_PAD_ATTR_11_PULL_EN_11_BIT 2
#define PINMUX_DIO_PAD_ATTR_11_PULL_SELECT_11_BIT 3
#define PINMUX_DIO_PAD_ATTR_11_KEEPER_EN_11_BIT 4
#define PINMUX_DIO_PAD_ATTR_11_SCHMITT_EN_11_BIT 5
#define PINMUX_DIO_PAD_ATTR_11_OD_EN_11_BIT 6
#define PINMUX_DIO_PAD_ATTR_11_INPUT_DISABLE_11_BIT 7
#define PINMUX_DIO_PAD_ATTR_11_SLEW_RATE_11_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_11_SLEW_RATE_11_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_11_SLEW_RATE_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_11_SLEW_RATE_11_MASK, .index = PINMUX_DIO_PAD_ATTR_11_SLEW_RATE_11_OFFSET })
#define PINMUX_DIO_PAD_ATTR_11_DRIVE_STRENGTH_11_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_11_DRIVE_STRENGTH_11_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_11_DRIVE_STRENGTH_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_11_DRIVE_STRENGTH_11_MASK, .index = PINMUX_DIO_PAD_ATTR_11_DRIVE_STRENGTH_11_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_12_REG_OFFSET 0x544
#define PINMUX_DIO_PAD_ATTR_12_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_12_INVERT_12_BIT 0
#define PINMUX_DIO_PAD_ATTR_12_VIRTUAL_OD_EN_12_BIT 1
#define PINMUX_DIO_PAD_ATTR_12_PULL_EN_12_BIT 2
#define PINMUX_DIO_PAD_ATTR_12_PULL_SELECT_12_BIT 3
#define PINMUX_DIO_PAD_ATTR_12_KEEPER_EN_12_BIT 4
#define PINMUX_DIO_PAD_ATTR_12_SCHMITT_EN_12_BIT 5
#define PINMUX_DIO_PAD_ATTR_12_OD_EN_12_BIT 6
#define PINMUX_DIO_PAD_ATTR_12_INPUT_DISABLE_12_BIT 7
#define PINMUX_DIO_PAD_ATTR_12_SLEW_RATE_12_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_12_SLEW_RATE_12_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_12_SLEW_RATE_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_12_SLEW_RATE_12_MASK, .index = PINMUX_DIO_PAD_ATTR_12_SLEW_RATE_12_OFFSET })
#define PINMUX_DIO_PAD_ATTR_12_DRIVE_STRENGTH_12_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_12_DRIVE_STRENGTH_12_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_12_DRIVE_STRENGTH_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_12_DRIVE_STRENGTH_12_MASK, .index = PINMUX_DIO_PAD_ATTR_12_DRIVE_STRENGTH_12_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_13_REG_OFFSET 0x548
#define PINMUX_DIO_PAD_ATTR_13_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_13_INVERT_13_BIT 0
#define PINMUX_DIO_PAD_ATTR_13_VIRTUAL_OD_EN_13_BIT 1
#define PINMUX_DIO_PAD_ATTR_13_PULL_EN_13_BIT 2
#define PINMUX_DIO_PAD_ATTR_13_PULL_SELECT_13_BIT 3
#define PINMUX_DIO_PAD_ATTR_13_KEEPER_EN_13_BIT 4
#define PINMUX_DIO_PAD_ATTR_13_SCHMITT_EN_13_BIT 5
#define PINMUX_DIO_PAD_ATTR_13_OD_EN_13_BIT 6
#define PINMUX_DIO_PAD_ATTR_13_INPUT_DISABLE_13_BIT 7
#define PINMUX_DIO_PAD_ATTR_13_SLEW_RATE_13_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_13_SLEW_RATE_13_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_13_SLEW_RATE_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_13_SLEW_RATE_13_MASK, .index = PINMUX_DIO_PAD_ATTR_13_SLEW_RATE_13_OFFSET })
#define PINMUX_DIO_PAD_ATTR_13_DRIVE_STRENGTH_13_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_13_DRIVE_STRENGTH_13_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_13_DRIVE_STRENGTH_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_13_DRIVE_STRENGTH_13_MASK, .index = PINMUX_DIO_PAD_ATTR_13_DRIVE_STRENGTH_13_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_14_REG_OFFSET 0x54c
#define PINMUX_DIO_PAD_ATTR_14_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_14_INVERT_14_BIT 0
#define PINMUX_DIO_PAD_ATTR_14_VIRTUAL_OD_EN_14_BIT 1
#define PINMUX_DIO_PAD_ATTR_14_PULL_EN_14_BIT 2
#define PINMUX_DIO_PAD_ATTR_14_PULL_SELECT_14_BIT 3
#define PINMUX_DIO_PAD_ATTR_14_KEEPER_EN_14_BIT 4
#define PINMUX_DIO_PAD_ATTR_14_SCHMITT_EN_14_BIT 5
#define PINMUX_DIO_PAD_ATTR_14_OD_EN_14_BIT 6
#define PINMUX_DIO_PAD_ATTR_14_INPUT_DISABLE_14_BIT 7
#define PINMUX_DIO_PAD_ATTR_14_SLEW_RATE_14_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_14_SLEW_RATE_14_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_14_SLEW_RATE_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_14_SLEW_RATE_14_MASK, .index = PINMUX_DIO_PAD_ATTR_14_SLEW_RATE_14_OFFSET })
#define PINMUX_DIO_PAD_ATTR_14_DRIVE_STRENGTH_14_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_14_DRIVE_STRENGTH_14_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_14_DRIVE_STRENGTH_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_14_DRIVE_STRENGTH_14_MASK, .index = PINMUX_DIO_PAD_ATTR_14_DRIVE_STRENGTH_14_OFFSET })
 
// Dedicated pad attributes.
#define PINMUX_DIO_PAD_ATTR_15_REG_OFFSET 0x550
#define PINMUX_DIO_PAD_ATTR_15_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_ATTR_15_INVERT_15_BIT 0
#define PINMUX_DIO_PAD_ATTR_15_VIRTUAL_OD_EN_15_BIT 1
#define PINMUX_DIO_PAD_ATTR_15_PULL_EN_15_BIT 2
#define PINMUX_DIO_PAD_ATTR_15_PULL_SELECT_15_BIT 3
#define PINMUX_DIO_PAD_ATTR_15_KEEPER_EN_15_BIT 4
#define PINMUX_DIO_PAD_ATTR_15_SCHMITT_EN_15_BIT 5
#define PINMUX_DIO_PAD_ATTR_15_OD_EN_15_BIT 6
#define PINMUX_DIO_PAD_ATTR_15_INPUT_DISABLE_15_BIT 7
#define PINMUX_DIO_PAD_ATTR_15_SLEW_RATE_15_MASK 0x3u
#define PINMUX_DIO_PAD_ATTR_15_SLEW_RATE_15_OFFSET 16
#define PINMUX_DIO_PAD_ATTR_15_SLEW_RATE_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_15_SLEW_RATE_15_MASK, .index = PINMUX_DIO_PAD_ATTR_15_SLEW_RATE_15_OFFSET })
#define PINMUX_DIO_PAD_ATTR_15_DRIVE_STRENGTH_15_MASK 0xfu
#define PINMUX_DIO_PAD_ATTR_15_DRIVE_STRENGTH_15_OFFSET 20
#define PINMUX_DIO_PAD_ATTR_15_DRIVE_STRENGTH_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_ATTR_15_DRIVE_STRENGTH_15_MASK, .index = PINMUX_DIO_PAD_ATTR_15_DRIVE_STRENGTH_15_OFFSET })
 
// Register indicating whether the corresponding pad is in sleep mode.
// (common parameters)
#define PINMUX_MIO_PAD_SLEEP_STATUS_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_SLEEP_STATUS_MULTIREG_COUNT 2
 
// Register indicating whether the corresponding pad is in sleep mode.
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_REG_OFFSET 0x554
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_0_BIT 0
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_1_BIT 1
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_2_BIT 2
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_3_BIT 3
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_4_BIT 4
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_5_BIT 5
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_6_BIT 6
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_7_BIT 7
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_8_BIT 8
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_9_BIT 9
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_10_BIT 10
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_11_BIT 11
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_12_BIT 12
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_13_BIT 13
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_14_BIT 14
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_15_BIT 15
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_16_BIT 16
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_17_BIT 17
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_18_BIT 18
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_19_BIT 19
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_20_BIT 20
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_21_BIT 21
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_22_BIT 22
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_23_BIT 23
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_24_BIT 24
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_25_BIT 25
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_26_BIT 26
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_27_BIT 27
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_28_BIT 28
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_29_BIT 29
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_30_BIT 30
#define PINMUX_MIO_PAD_SLEEP_STATUS_0_EN_31_BIT 31
 
// Register indicating whether the corresponding pad is in sleep mode.
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_REG_OFFSET 0x558
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_32_BIT 0
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_33_BIT 1
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_34_BIT 2
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_35_BIT 3
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_36_BIT 4
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_37_BIT 5
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_38_BIT 6
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_39_BIT 7
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_40_BIT 8
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_41_BIT 9
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_42_BIT 10
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_43_BIT 11
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_44_BIT 12
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_45_BIT 13
#define PINMUX_MIO_PAD_SLEEP_STATUS_1_EN_46_BIT 14
 
// Register write enable for MIO sleep value configuration. (common
// parameters)
#define PINMUX_MIO_PAD_SLEEP_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_SLEEP_REGWEN_MULTIREG_COUNT 47
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_0_REG_OFFSET 0x55c
#define PINMUX_MIO_PAD_SLEEP_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_0_EN_0_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_1_REG_OFFSET 0x560
#define PINMUX_MIO_PAD_SLEEP_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_1_EN_1_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_2_REG_OFFSET 0x564
#define PINMUX_MIO_PAD_SLEEP_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_2_EN_2_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_3_REG_OFFSET 0x568
#define PINMUX_MIO_PAD_SLEEP_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_3_EN_3_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_4_REG_OFFSET 0x56c
#define PINMUX_MIO_PAD_SLEEP_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_4_EN_4_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_5_REG_OFFSET 0x570
#define PINMUX_MIO_PAD_SLEEP_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_5_EN_5_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_6_REG_OFFSET 0x574
#define PINMUX_MIO_PAD_SLEEP_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_6_EN_6_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_7_REG_OFFSET 0x578
#define PINMUX_MIO_PAD_SLEEP_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_7_EN_7_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_8_REG_OFFSET 0x57c
#define PINMUX_MIO_PAD_SLEEP_REGWEN_8_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_8_EN_8_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_9_REG_OFFSET 0x580
#define PINMUX_MIO_PAD_SLEEP_REGWEN_9_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_9_EN_9_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_10_REG_OFFSET 0x584
#define PINMUX_MIO_PAD_SLEEP_REGWEN_10_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_10_EN_10_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_11_REG_OFFSET 0x588
#define PINMUX_MIO_PAD_SLEEP_REGWEN_11_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_11_EN_11_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_12_REG_OFFSET 0x58c
#define PINMUX_MIO_PAD_SLEEP_REGWEN_12_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_12_EN_12_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_13_REG_OFFSET 0x590
#define PINMUX_MIO_PAD_SLEEP_REGWEN_13_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_13_EN_13_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_14_REG_OFFSET 0x594
#define PINMUX_MIO_PAD_SLEEP_REGWEN_14_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_14_EN_14_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_15_REG_OFFSET 0x598
#define PINMUX_MIO_PAD_SLEEP_REGWEN_15_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_15_EN_15_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_16_REG_OFFSET 0x59c
#define PINMUX_MIO_PAD_SLEEP_REGWEN_16_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_16_EN_16_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_17_REG_OFFSET 0x5a0
#define PINMUX_MIO_PAD_SLEEP_REGWEN_17_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_17_EN_17_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_18_REG_OFFSET 0x5a4
#define PINMUX_MIO_PAD_SLEEP_REGWEN_18_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_18_EN_18_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_19_REG_OFFSET 0x5a8
#define PINMUX_MIO_PAD_SLEEP_REGWEN_19_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_19_EN_19_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_20_REG_OFFSET 0x5ac
#define PINMUX_MIO_PAD_SLEEP_REGWEN_20_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_20_EN_20_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_21_REG_OFFSET 0x5b0
#define PINMUX_MIO_PAD_SLEEP_REGWEN_21_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_21_EN_21_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_22_REG_OFFSET 0x5b4
#define PINMUX_MIO_PAD_SLEEP_REGWEN_22_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_22_EN_22_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_23_REG_OFFSET 0x5b8
#define PINMUX_MIO_PAD_SLEEP_REGWEN_23_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_23_EN_23_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_24_REG_OFFSET 0x5bc
#define PINMUX_MIO_PAD_SLEEP_REGWEN_24_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_24_EN_24_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_25_REG_OFFSET 0x5c0
#define PINMUX_MIO_PAD_SLEEP_REGWEN_25_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_25_EN_25_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_26_REG_OFFSET 0x5c4
#define PINMUX_MIO_PAD_SLEEP_REGWEN_26_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_26_EN_26_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_27_REG_OFFSET 0x5c8
#define PINMUX_MIO_PAD_SLEEP_REGWEN_27_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_27_EN_27_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_28_REG_OFFSET 0x5cc
#define PINMUX_MIO_PAD_SLEEP_REGWEN_28_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_28_EN_28_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_29_REG_OFFSET 0x5d0
#define PINMUX_MIO_PAD_SLEEP_REGWEN_29_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_29_EN_29_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_30_REG_OFFSET 0x5d4
#define PINMUX_MIO_PAD_SLEEP_REGWEN_30_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_30_EN_30_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_31_REG_OFFSET 0x5d8
#define PINMUX_MIO_PAD_SLEEP_REGWEN_31_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_31_EN_31_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_32_REG_OFFSET 0x5dc
#define PINMUX_MIO_PAD_SLEEP_REGWEN_32_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_32_EN_32_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_33_REG_OFFSET 0x5e0
#define PINMUX_MIO_PAD_SLEEP_REGWEN_33_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_33_EN_33_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_34_REG_OFFSET 0x5e4
#define PINMUX_MIO_PAD_SLEEP_REGWEN_34_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_34_EN_34_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_35_REG_OFFSET 0x5e8
#define PINMUX_MIO_PAD_SLEEP_REGWEN_35_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_35_EN_35_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_36_REG_OFFSET 0x5ec
#define PINMUX_MIO_PAD_SLEEP_REGWEN_36_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_36_EN_36_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_37_REG_OFFSET 0x5f0
#define PINMUX_MIO_PAD_SLEEP_REGWEN_37_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_37_EN_37_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_38_REG_OFFSET 0x5f4
#define PINMUX_MIO_PAD_SLEEP_REGWEN_38_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_38_EN_38_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_39_REG_OFFSET 0x5f8
#define PINMUX_MIO_PAD_SLEEP_REGWEN_39_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_39_EN_39_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_40_REG_OFFSET 0x5fc
#define PINMUX_MIO_PAD_SLEEP_REGWEN_40_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_40_EN_40_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_41_REG_OFFSET 0x600
#define PINMUX_MIO_PAD_SLEEP_REGWEN_41_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_41_EN_41_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_42_REG_OFFSET 0x604
#define PINMUX_MIO_PAD_SLEEP_REGWEN_42_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_42_EN_42_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_43_REG_OFFSET 0x608
#define PINMUX_MIO_PAD_SLEEP_REGWEN_43_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_43_EN_43_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_44_REG_OFFSET 0x60c
#define PINMUX_MIO_PAD_SLEEP_REGWEN_44_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_44_EN_44_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_45_REG_OFFSET 0x610
#define PINMUX_MIO_PAD_SLEEP_REGWEN_45_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_45_EN_45_BIT 0
 
// Register write enable for MIO sleep value configuration.
#define PINMUX_MIO_PAD_SLEEP_REGWEN_46_REG_OFFSET 0x614
#define PINMUX_MIO_PAD_SLEEP_REGWEN_46_REG_RESVAL 0x1u
#define PINMUX_MIO_PAD_SLEEP_REGWEN_46_EN_46_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad. (common parameters)
#define PINMUX_MIO_PAD_SLEEP_EN_EN_FIELD_WIDTH 1
#define PINMUX_MIO_PAD_SLEEP_EN_MULTIREG_COUNT 47
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_0_REG_OFFSET 0x618
#define PINMUX_MIO_PAD_SLEEP_EN_0_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_0_EN_0_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_1_REG_OFFSET 0x61c
#define PINMUX_MIO_PAD_SLEEP_EN_1_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_1_EN_1_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_2_REG_OFFSET 0x620
#define PINMUX_MIO_PAD_SLEEP_EN_2_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_2_EN_2_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_3_REG_OFFSET 0x624
#define PINMUX_MIO_PAD_SLEEP_EN_3_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_3_EN_3_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_4_REG_OFFSET 0x628
#define PINMUX_MIO_PAD_SLEEP_EN_4_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_4_EN_4_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_5_REG_OFFSET 0x62c
#define PINMUX_MIO_PAD_SLEEP_EN_5_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_5_EN_5_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_6_REG_OFFSET 0x630
#define PINMUX_MIO_PAD_SLEEP_EN_6_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_6_EN_6_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_7_REG_OFFSET 0x634
#define PINMUX_MIO_PAD_SLEEP_EN_7_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_7_EN_7_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_8_REG_OFFSET 0x638
#define PINMUX_MIO_PAD_SLEEP_EN_8_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_8_EN_8_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_9_REG_OFFSET 0x63c
#define PINMUX_MIO_PAD_SLEEP_EN_9_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_9_EN_9_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_10_REG_OFFSET 0x640
#define PINMUX_MIO_PAD_SLEEP_EN_10_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_10_EN_10_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_11_REG_OFFSET 0x644
#define PINMUX_MIO_PAD_SLEEP_EN_11_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_11_EN_11_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_12_REG_OFFSET 0x648
#define PINMUX_MIO_PAD_SLEEP_EN_12_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_12_EN_12_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_13_REG_OFFSET 0x64c
#define PINMUX_MIO_PAD_SLEEP_EN_13_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_13_EN_13_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_14_REG_OFFSET 0x650
#define PINMUX_MIO_PAD_SLEEP_EN_14_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_14_EN_14_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_15_REG_OFFSET 0x654
#define PINMUX_MIO_PAD_SLEEP_EN_15_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_15_EN_15_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_16_REG_OFFSET 0x658
#define PINMUX_MIO_PAD_SLEEP_EN_16_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_16_EN_16_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_17_REG_OFFSET 0x65c
#define PINMUX_MIO_PAD_SLEEP_EN_17_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_17_EN_17_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_18_REG_OFFSET 0x660
#define PINMUX_MIO_PAD_SLEEP_EN_18_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_18_EN_18_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_19_REG_OFFSET 0x664
#define PINMUX_MIO_PAD_SLEEP_EN_19_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_19_EN_19_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_20_REG_OFFSET 0x668
#define PINMUX_MIO_PAD_SLEEP_EN_20_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_20_EN_20_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_21_REG_OFFSET 0x66c
#define PINMUX_MIO_PAD_SLEEP_EN_21_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_21_EN_21_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_22_REG_OFFSET 0x670
#define PINMUX_MIO_PAD_SLEEP_EN_22_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_22_EN_22_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_23_REG_OFFSET 0x674
#define PINMUX_MIO_PAD_SLEEP_EN_23_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_23_EN_23_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_24_REG_OFFSET 0x678
#define PINMUX_MIO_PAD_SLEEP_EN_24_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_24_EN_24_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_25_REG_OFFSET 0x67c
#define PINMUX_MIO_PAD_SLEEP_EN_25_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_25_EN_25_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_26_REG_OFFSET 0x680
#define PINMUX_MIO_PAD_SLEEP_EN_26_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_26_EN_26_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_27_REG_OFFSET 0x684
#define PINMUX_MIO_PAD_SLEEP_EN_27_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_27_EN_27_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_28_REG_OFFSET 0x688
#define PINMUX_MIO_PAD_SLEEP_EN_28_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_28_EN_28_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_29_REG_OFFSET 0x68c
#define PINMUX_MIO_PAD_SLEEP_EN_29_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_29_EN_29_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_30_REG_OFFSET 0x690
#define PINMUX_MIO_PAD_SLEEP_EN_30_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_30_EN_30_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_31_REG_OFFSET 0x694
#define PINMUX_MIO_PAD_SLEEP_EN_31_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_31_EN_31_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_32_REG_OFFSET 0x698
#define PINMUX_MIO_PAD_SLEEP_EN_32_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_32_EN_32_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_33_REG_OFFSET 0x69c
#define PINMUX_MIO_PAD_SLEEP_EN_33_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_33_EN_33_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_34_REG_OFFSET 0x6a0
#define PINMUX_MIO_PAD_SLEEP_EN_34_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_34_EN_34_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_35_REG_OFFSET 0x6a4
#define PINMUX_MIO_PAD_SLEEP_EN_35_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_35_EN_35_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_36_REG_OFFSET 0x6a8
#define PINMUX_MIO_PAD_SLEEP_EN_36_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_36_EN_36_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_37_REG_OFFSET 0x6ac
#define PINMUX_MIO_PAD_SLEEP_EN_37_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_37_EN_37_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_38_REG_OFFSET 0x6b0
#define PINMUX_MIO_PAD_SLEEP_EN_38_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_38_EN_38_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_39_REG_OFFSET 0x6b4
#define PINMUX_MIO_PAD_SLEEP_EN_39_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_39_EN_39_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_40_REG_OFFSET 0x6b8
#define PINMUX_MIO_PAD_SLEEP_EN_40_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_40_EN_40_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_41_REG_OFFSET 0x6bc
#define PINMUX_MIO_PAD_SLEEP_EN_41_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_41_EN_41_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_42_REG_OFFSET 0x6c0
#define PINMUX_MIO_PAD_SLEEP_EN_42_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_42_EN_42_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_43_REG_OFFSET 0x6c4
#define PINMUX_MIO_PAD_SLEEP_EN_43_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_43_EN_43_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_44_REG_OFFSET 0x6c8
#define PINMUX_MIO_PAD_SLEEP_EN_44_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_44_EN_44_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_45_REG_OFFSET 0x6cc
#define PINMUX_MIO_PAD_SLEEP_EN_45_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_45_EN_45_BIT 0
 
// Enables the sleep mode of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_EN_46_REG_OFFSET 0x6d0
#define PINMUX_MIO_PAD_SLEEP_EN_46_REG_RESVAL 0x0u
#define PINMUX_MIO_PAD_SLEEP_EN_46_EN_46_BIT 0
 
// Defines sleep behavior of the corresponding muxed pad. (common parameters)
#define PINMUX_MIO_PAD_SLEEP_MODE_OUT_FIELD_WIDTH 2
#define PINMUX_MIO_PAD_SLEEP_MODE_MULTIREG_COUNT 47
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_0_REG_OFFSET 0x6d4
#define PINMUX_MIO_PAD_SLEEP_MODE_0_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_OFFSET })
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_TIE_LOW 0x0
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_TIE_HIGH 0x1
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_HIGH_Z 0x2
#define PINMUX_MIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_KEEP 0x3
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_1_REG_OFFSET 0x6d8
#define PINMUX_MIO_PAD_SLEEP_MODE_1_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_1_OUT_1_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_1_OUT_1_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_1_OUT_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_1_OUT_1_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_1_OUT_1_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_2_REG_OFFSET 0x6dc
#define PINMUX_MIO_PAD_SLEEP_MODE_2_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_2_OUT_2_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_2_OUT_2_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_2_OUT_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_2_OUT_2_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_2_OUT_2_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_3_REG_OFFSET 0x6e0
#define PINMUX_MIO_PAD_SLEEP_MODE_3_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_3_OUT_3_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_3_OUT_3_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_3_OUT_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_3_OUT_3_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_3_OUT_3_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_4_REG_OFFSET 0x6e4
#define PINMUX_MIO_PAD_SLEEP_MODE_4_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_4_OUT_4_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_4_OUT_4_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_4_OUT_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_4_OUT_4_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_4_OUT_4_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_5_REG_OFFSET 0x6e8
#define PINMUX_MIO_PAD_SLEEP_MODE_5_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_5_OUT_5_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_5_OUT_5_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_5_OUT_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_5_OUT_5_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_5_OUT_5_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_6_REG_OFFSET 0x6ec
#define PINMUX_MIO_PAD_SLEEP_MODE_6_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_6_OUT_6_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_6_OUT_6_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_6_OUT_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_6_OUT_6_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_6_OUT_6_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_7_REG_OFFSET 0x6f0
#define PINMUX_MIO_PAD_SLEEP_MODE_7_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_7_OUT_7_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_7_OUT_7_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_7_OUT_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_7_OUT_7_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_7_OUT_7_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_8_REG_OFFSET 0x6f4
#define PINMUX_MIO_PAD_SLEEP_MODE_8_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_8_OUT_8_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_8_OUT_8_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_8_OUT_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_8_OUT_8_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_8_OUT_8_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_9_REG_OFFSET 0x6f8
#define PINMUX_MIO_PAD_SLEEP_MODE_9_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_9_OUT_9_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_9_OUT_9_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_9_OUT_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_9_OUT_9_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_9_OUT_9_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_10_REG_OFFSET 0x6fc
#define PINMUX_MIO_PAD_SLEEP_MODE_10_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_10_OUT_10_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_10_OUT_10_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_10_OUT_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_10_OUT_10_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_10_OUT_10_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_11_REG_OFFSET 0x700
#define PINMUX_MIO_PAD_SLEEP_MODE_11_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_11_OUT_11_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_11_OUT_11_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_11_OUT_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_11_OUT_11_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_11_OUT_11_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_12_REG_OFFSET 0x704
#define PINMUX_MIO_PAD_SLEEP_MODE_12_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_12_OUT_12_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_12_OUT_12_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_12_OUT_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_12_OUT_12_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_12_OUT_12_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_13_REG_OFFSET 0x708
#define PINMUX_MIO_PAD_SLEEP_MODE_13_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_13_OUT_13_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_13_OUT_13_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_13_OUT_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_13_OUT_13_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_13_OUT_13_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_14_REG_OFFSET 0x70c
#define PINMUX_MIO_PAD_SLEEP_MODE_14_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_14_OUT_14_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_14_OUT_14_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_14_OUT_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_14_OUT_14_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_14_OUT_14_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_15_REG_OFFSET 0x710
#define PINMUX_MIO_PAD_SLEEP_MODE_15_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_15_OUT_15_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_15_OUT_15_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_15_OUT_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_15_OUT_15_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_15_OUT_15_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_16_REG_OFFSET 0x714
#define PINMUX_MIO_PAD_SLEEP_MODE_16_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_16_OUT_16_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_16_OUT_16_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_16_OUT_16_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_16_OUT_16_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_16_OUT_16_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_17_REG_OFFSET 0x718
#define PINMUX_MIO_PAD_SLEEP_MODE_17_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_17_OUT_17_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_17_OUT_17_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_17_OUT_17_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_17_OUT_17_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_17_OUT_17_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_18_REG_OFFSET 0x71c
#define PINMUX_MIO_PAD_SLEEP_MODE_18_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_18_OUT_18_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_18_OUT_18_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_18_OUT_18_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_18_OUT_18_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_18_OUT_18_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_19_REG_OFFSET 0x720
#define PINMUX_MIO_PAD_SLEEP_MODE_19_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_19_OUT_19_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_19_OUT_19_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_19_OUT_19_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_19_OUT_19_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_19_OUT_19_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_20_REG_OFFSET 0x724
#define PINMUX_MIO_PAD_SLEEP_MODE_20_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_20_OUT_20_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_20_OUT_20_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_20_OUT_20_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_20_OUT_20_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_20_OUT_20_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_21_REG_OFFSET 0x728
#define PINMUX_MIO_PAD_SLEEP_MODE_21_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_21_OUT_21_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_21_OUT_21_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_21_OUT_21_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_21_OUT_21_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_21_OUT_21_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_22_REG_OFFSET 0x72c
#define PINMUX_MIO_PAD_SLEEP_MODE_22_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_22_OUT_22_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_22_OUT_22_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_22_OUT_22_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_22_OUT_22_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_22_OUT_22_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_23_REG_OFFSET 0x730
#define PINMUX_MIO_PAD_SLEEP_MODE_23_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_23_OUT_23_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_23_OUT_23_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_23_OUT_23_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_23_OUT_23_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_23_OUT_23_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_24_REG_OFFSET 0x734
#define PINMUX_MIO_PAD_SLEEP_MODE_24_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_24_OUT_24_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_24_OUT_24_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_24_OUT_24_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_24_OUT_24_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_24_OUT_24_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_25_REG_OFFSET 0x738
#define PINMUX_MIO_PAD_SLEEP_MODE_25_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_25_OUT_25_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_25_OUT_25_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_25_OUT_25_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_25_OUT_25_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_25_OUT_25_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_26_REG_OFFSET 0x73c
#define PINMUX_MIO_PAD_SLEEP_MODE_26_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_26_OUT_26_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_26_OUT_26_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_26_OUT_26_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_26_OUT_26_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_26_OUT_26_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_27_REG_OFFSET 0x740
#define PINMUX_MIO_PAD_SLEEP_MODE_27_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_27_OUT_27_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_27_OUT_27_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_27_OUT_27_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_27_OUT_27_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_27_OUT_27_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_28_REG_OFFSET 0x744
#define PINMUX_MIO_PAD_SLEEP_MODE_28_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_28_OUT_28_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_28_OUT_28_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_28_OUT_28_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_28_OUT_28_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_28_OUT_28_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_29_REG_OFFSET 0x748
#define PINMUX_MIO_PAD_SLEEP_MODE_29_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_29_OUT_29_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_29_OUT_29_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_29_OUT_29_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_29_OUT_29_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_29_OUT_29_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_30_REG_OFFSET 0x74c
#define PINMUX_MIO_PAD_SLEEP_MODE_30_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_30_OUT_30_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_30_OUT_30_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_30_OUT_30_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_30_OUT_30_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_30_OUT_30_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_31_REG_OFFSET 0x750
#define PINMUX_MIO_PAD_SLEEP_MODE_31_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_31_OUT_31_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_31_OUT_31_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_31_OUT_31_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_31_OUT_31_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_31_OUT_31_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_32_REG_OFFSET 0x754
#define PINMUX_MIO_PAD_SLEEP_MODE_32_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_32_OUT_32_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_32_OUT_32_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_32_OUT_32_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_32_OUT_32_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_32_OUT_32_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_33_REG_OFFSET 0x758
#define PINMUX_MIO_PAD_SLEEP_MODE_33_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_33_OUT_33_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_33_OUT_33_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_33_OUT_33_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_33_OUT_33_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_33_OUT_33_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_34_REG_OFFSET 0x75c
#define PINMUX_MIO_PAD_SLEEP_MODE_34_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_34_OUT_34_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_34_OUT_34_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_34_OUT_34_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_34_OUT_34_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_34_OUT_34_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_35_REG_OFFSET 0x760
#define PINMUX_MIO_PAD_SLEEP_MODE_35_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_35_OUT_35_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_35_OUT_35_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_35_OUT_35_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_35_OUT_35_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_35_OUT_35_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_36_REG_OFFSET 0x764
#define PINMUX_MIO_PAD_SLEEP_MODE_36_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_36_OUT_36_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_36_OUT_36_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_36_OUT_36_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_36_OUT_36_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_36_OUT_36_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_37_REG_OFFSET 0x768
#define PINMUX_MIO_PAD_SLEEP_MODE_37_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_37_OUT_37_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_37_OUT_37_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_37_OUT_37_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_37_OUT_37_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_37_OUT_37_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_38_REG_OFFSET 0x76c
#define PINMUX_MIO_PAD_SLEEP_MODE_38_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_38_OUT_38_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_38_OUT_38_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_38_OUT_38_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_38_OUT_38_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_38_OUT_38_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_39_REG_OFFSET 0x770
#define PINMUX_MIO_PAD_SLEEP_MODE_39_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_39_OUT_39_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_39_OUT_39_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_39_OUT_39_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_39_OUT_39_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_39_OUT_39_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_40_REG_OFFSET 0x774
#define PINMUX_MIO_PAD_SLEEP_MODE_40_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_40_OUT_40_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_40_OUT_40_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_40_OUT_40_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_40_OUT_40_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_40_OUT_40_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_41_REG_OFFSET 0x778
#define PINMUX_MIO_PAD_SLEEP_MODE_41_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_41_OUT_41_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_41_OUT_41_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_41_OUT_41_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_41_OUT_41_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_41_OUT_41_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_42_REG_OFFSET 0x77c
#define PINMUX_MIO_PAD_SLEEP_MODE_42_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_42_OUT_42_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_42_OUT_42_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_42_OUT_42_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_42_OUT_42_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_42_OUT_42_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_43_REG_OFFSET 0x780
#define PINMUX_MIO_PAD_SLEEP_MODE_43_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_43_OUT_43_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_43_OUT_43_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_43_OUT_43_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_43_OUT_43_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_43_OUT_43_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_44_REG_OFFSET 0x784
#define PINMUX_MIO_PAD_SLEEP_MODE_44_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_44_OUT_44_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_44_OUT_44_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_44_OUT_44_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_44_OUT_44_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_44_OUT_44_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_45_REG_OFFSET 0x788
#define PINMUX_MIO_PAD_SLEEP_MODE_45_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_45_OUT_45_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_45_OUT_45_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_45_OUT_45_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_45_OUT_45_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_45_OUT_45_OFFSET })
 
// Defines sleep behavior of the corresponding muxed pad.
#define PINMUX_MIO_PAD_SLEEP_MODE_46_REG_OFFSET 0x78c
#define PINMUX_MIO_PAD_SLEEP_MODE_46_REG_RESVAL 0x2u
#define PINMUX_MIO_PAD_SLEEP_MODE_46_OUT_46_MASK 0x3u
#define PINMUX_MIO_PAD_SLEEP_MODE_46_OUT_46_OFFSET 0
#define PINMUX_MIO_PAD_SLEEP_MODE_46_OUT_46_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_MIO_PAD_SLEEP_MODE_46_OUT_46_MASK, .index = PINMUX_MIO_PAD_SLEEP_MODE_46_OUT_46_OFFSET })
 
// Register indicating whether the corresponding pad is in sleep mode.
// (common parameters)
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_SLEEP_STATUS_MULTIREG_COUNT 1
 
// Register indicating whether the corresponding pad is in sleep mode.
#define PINMUX_DIO_PAD_SLEEP_STATUS_REG_OFFSET 0x790
#define PINMUX_DIO_PAD_SLEEP_STATUS_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_0_BIT 0
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_1_BIT 1
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_2_BIT 2
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_3_BIT 3
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_4_BIT 4
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_5_BIT 5
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_6_BIT 6
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_7_BIT 7
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_8_BIT 8
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_9_BIT 9
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_10_BIT 10
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_11_BIT 11
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_12_BIT 12
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_13_BIT 13
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_14_BIT 14
#define PINMUX_DIO_PAD_SLEEP_STATUS_EN_15_BIT 15
 
// Register write enable for DIO sleep value configuration. (common
// parameters)
#define PINMUX_DIO_PAD_SLEEP_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_SLEEP_REGWEN_MULTIREG_COUNT 16
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_0_REG_OFFSET 0x794
#define PINMUX_DIO_PAD_SLEEP_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_0_EN_0_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_1_REG_OFFSET 0x798
#define PINMUX_DIO_PAD_SLEEP_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_1_EN_1_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_2_REG_OFFSET 0x79c
#define PINMUX_DIO_PAD_SLEEP_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_2_EN_2_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_3_REG_OFFSET 0x7a0
#define PINMUX_DIO_PAD_SLEEP_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_3_EN_3_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_4_REG_OFFSET 0x7a4
#define PINMUX_DIO_PAD_SLEEP_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_4_EN_4_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_5_REG_OFFSET 0x7a8
#define PINMUX_DIO_PAD_SLEEP_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_5_EN_5_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_6_REG_OFFSET 0x7ac
#define PINMUX_DIO_PAD_SLEEP_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_6_EN_6_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_7_REG_OFFSET 0x7b0
#define PINMUX_DIO_PAD_SLEEP_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_7_EN_7_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_8_REG_OFFSET 0x7b4
#define PINMUX_DIO_PAD_SLEEP_REGWEN_8_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_8_EN_8_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_9_REG_OFFSET 0x7b8
#define PINMUX_DIO_PAD_SLEEP_REGWEN_9_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_9_EN_9_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_10_REG_OFFSET 0x7bc
#define PINMUX_DIO_PAD_SLEEP_REGWEN_10_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_10_EN_10_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_11_REG_OFFSET 0x7c0
#define PINMUX_DIO_PAD_SLEEP_REGWEN_11_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_11_EN_11_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_12_REG_OFFSET 0x7c4
#define PINMUX_DIO_PAD_SLEEP_REGWEN_12_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_12_EN_12_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_13_REG_OFFSET 0x7c8
#define PINMUX_DIO_PAD_SLEEP_REGWEN_13_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_13_EN_13_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_14_REG_OFFSET 0x7cc
#define PINMUX_DIO_PAD_SLEEP_REGWEN_14_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_14_EN_14_BIT 0
 
// Register write enable for DIO sleep value configuration.
#define PINMUX_DIO_PAD_SLEEP_REGWEN_15_REG_OFFSET 0x7d0
#define PINMUX_DIO_PAD_SLEEP_REGWEN_15_REG_RESVAL 0x1u
#define PINMUX_DIO_PAD_SLEEP_REGWEN_15_EN_15_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad. (common
// parameters)
#define PINMUX_DIO_PAD_SLEEP_EN_EN_FIELD_WIDTH 1
#define PINMUX_DIO_PAD_SLEEP_EN_MULTIREG_COUNT 16
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_0_REG_OFFSET 0x7d4
#define PINMUX_DIO_PAD_SLEEP_EN_0_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_0_EN_0_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_1_REG_OFFSET 0x7d8
#define PINMUX_DIO_PAD_SLEEP_EN_1_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_1_EN_1_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_2_REG_OFFSET 0x7dc
#define PINMUX_DIO_PAD_SLEEP_EN_2_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_2_EN_2_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_3_REG_OFFSET 0x7e0
#define PINMUX_DIO_PAD_SLEEP_EN_3_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_3_EN_3_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_4_REG_OFFSET 0x7e4
#define PINMUX_DIO_PAD_SLEEP_EN_4_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_4_EN_4_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_5_REG_OFFSET 0x7e8
#define PINMUX_DIO_PAD_SLEEP_EN_5_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_5_EN_5_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_6_REG_OFFSET 0x7ec
#define PINMUX_DIO_PAD_SLEEP_EN_6_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_6_EN_6_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_7_REG_OFFSET 0x7f0
#define PINMUX_DIO_PAD_SLEEP_EN_7_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_7_EN_7_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_8_REG_OFFSET 0x7f4
#define PINMUX_DIO_PAD_SLEEP_EN_8_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_8_EN_8_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_9_REG_OFFSET 0x7f8
#define PINMUX_DIO_PAD_SLEEP_EN_9_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_9_EN_9_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_10_REG_OFFSET 0x7fc
#define PINMUX_DIO_PAD_SLEEP_EN_10_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_10_EN_10_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_11_REG_OFFSET 0x800
#define PINMUX_DIO_PAD_SLEEP_EN_11_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_11_EN_11_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_12_REG_OFFSET 0x804
#define PINMUX_DIO_PAD_SLEEP_EN_12_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_12_EN_12_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_13_REG_OFFSET 0x808
#define PINMUX_DIO_PAD_SLEEP_EN_13_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_13_EN_13_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_14_REG_OFFSET 0x80c
#define PINMUX_DIO_PAD_SLEEP_EN_14_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_14_EN_14_BIT 0
 
// Enables the sleep mode of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_EN_15_REG_OFFSET 0x810
#define PINMUX_DIO_PAD_SLEEP_EN_15_REG_RESVAL 0x0u
#define PINMUX_DIO_PAD_SLEEP_EN_15_EN_15_BIT 0
 
// Defines sleep behavior of the corresponding dedicated pad. (common
// parameters)
#define PINMUX_DIO_PAD_SLEEP_MODE_OUT_FIELD_WIDTH 2
#define PINMUX_DIO_PAD_SLEEP_MODE_MULTIREG_COUNT 16
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_0_REG_OFFSET 0x814
#define PINMUX_DIO_PAD_SLEEP_MODE_0_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_OFFSET })
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_TIE_LOW 0x0
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_TIE_HIGH 0x1
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_HIGH_Z 0x2
#define PINMUX_DIO_PAD_SLEEP_MODE_0_OUT_0_VALUE_KEEP 0x3
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_1_REG_OFFSET 0x818
#define PINMUX_DIO_PAD_SLEEP_MODE_1_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_1_OUT_1_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_1_OUT_1_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_1_OUT_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_1_OUT_1_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_1_OUT_1_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_2_REG_OFFSET 0x81c
#define PINMUX_DIO_PAD_SLEEP_MODE_2_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_2_OUT_2_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_2_OUT_2_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_2_OUT_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_2_OUT_2_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_2_OUT_2_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_3_REG_OFFSET 0x820
#define PINMUX_DIO_PAD_SLEEP_MODE_3_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_3_OUT_3_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_3_OUT_3_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_3_OUT_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_3_OUT_3_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_3_OUT_3_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_4_REG_OFFSET 0x824
#define PINMUX_DIO_PAD_SLEEP_MODE_4_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_4_OUT_4_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_4_OUT_4_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_4_OUT_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_4_OUT_4_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_4_OUT_4_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_5_REG_OFFSET 0x828
#define PINMUX_DIO_PAD_SLEEP_MODE_5_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_5_OUT_5_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_5_OUT_5_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_5_OUT_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_5_OUT_5_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_5_OUT_5_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_6_REG_OFFSET 0x82c
#define PINMUX_DIO_PAD_SLEEP_MODE_6_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_6_OUT_6_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_6_OUT_6_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_6_OUT_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_6_OUT_6_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_6_OUT_6_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_7_REG_OFFSET 0x830
#define PINMUX_DIO_PAD_SLEEP_MODE_7_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_7_OUT_7_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_7_OUT_7_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_7_OUT_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_7_OUT_7_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_7_OUT_7_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_8_REG_OFFSET 0x834
#define PINMUX_DIO_PAD_SLEEP_MODE_8_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_8_OUT_8_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_8_OUT_8_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_8_OUT_8_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_8_OUT_8_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_8_OUT_8_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_9_REG_OFFSET 0x838
#define PINMUX_DIO_PAD_SLEEP_MODE_9_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_9_OUT_9_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_9_OUT_9_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_9_OUT_9_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_9_OUT_9_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_9_OUT_9_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_10_REG_OFFSET 0x83c
#define PINMUX_DIO_PAD_SLEEP_MODE_10_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_10_OUT_10_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_10_OUT_10_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_10_OUT_10_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_10_OUT_10_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_10_OUT_10_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_11_REG_OFFSET 0x840
#define PINMUX_DIO_PAD_SLEEP_MODE_11_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_11_OUT_11_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_11_OUT_11_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_11_OUT_11_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_11_OUT_11_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_11_OUT_11_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_12_REG_OFFSET 0x844
#define PINMUX_DIO_PAD_SLEEP_MODE_12_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_12_OUT_12_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_12_OUT_12_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_12_OUT_12_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_12_OUT_12_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_12_OUT_12_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_13_REG_OFFSET 0x848
#define PINMUX_DIO_PAD_SLEEP_MODE_13_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_13_OUT_13_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_13_OUT_13_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_13_OUT_13_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_13_OUT_13_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_13_OUT_13_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_14_REG_OFFSET 0x84c
#define PINMUX_DIO_PAD_SLEEP_MODE_14_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_14_OUT_14_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_14_OUT_14_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_14_OUT_14_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_14_OUT_14_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_14_OUT_14_OFFSET })
 
// Defines sleep behavior of the corresponding dedicated pad.
#define PINMUX_DIO_PAD_SLEEP_MODE_15_REG_OFFSET 0x850
#define PINMUX_DIO_PAD_SLEEP_MODE_15_REG_RESVAL 0x2u
#define PINMUX_DIO_PAD_SLEEP_MODE_15_OUT_15_MASK 0x3u
#define PINMUX_DIO_PAD_SLEEP_MODE_15_OUT_15_OFFSET 0
#define PINMUX_DIO_PAD_SLEEP_MODE_15_OUT_15_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_DIO_PAD_SLEEP_MODE_15_OUT_15_MASK, .index = PINMUX_DIO_PAD_SLEEP_MODE_15_OUT_15_OFFSET })
 
// Register write enable for wakeup detectors. (common parameters)
#define PINMUX_WKUP_DETECTOR_REGWEN_EN_FIELD_WIDTH 1
#define PINMUX_WKUP_DETECTOR_REGWEN_MULTIREG_COUNT 8
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_0_REG_OFFSET 0x854
#define PINMUX_WKUP_DETECTOR_REGWEN_0_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_0_EN_0_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_1_REG_OFFSET 0x858
#define PINMUX_WKUP_DETECTOR_REGWEN_1_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_1_EN_1_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_2_REG_OFFSET 0x85c
#define PINMUX_WKUP_DETECTOR_REGWEN_2_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_2_EN_2_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_3_REG_OFFSET 0x860
#define PINMUX_WKUP_DETECTOR_REGWEN_3_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_3_EN_3_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_4_REG_OFFSET 0x864
#define PINMUX_WKUP_DETECTOR_REGWEN_4_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_4_EN_4_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_5_REG_OFFSET 0x868
#define PINMUX_WKUP_DETECTOR_REGWEN_5_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_5_EN_5_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_6_REG_OFFSET 0x86c
#define PINMUX_WKUP_DETECTOR_REGWEN_6_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_6_EN_6_BIT 0
 
// Register write enable for wakeup detectors.
#define PINMUX_WKUP_DETECTOR_REGWEN_7_REG_OFFSET 0x870
#define PINMUX_WKUP_DETECTOR_REGWEN_7_REG_RESVAL 0x1u
#define PINMUX_WKUP_DETECTOR_REGWEN_7_EN_7_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_EN_FIELD_WIDTH 1
#define PINMUX_WKUP_DETECTOR_EN_MULTIREG_COUNT 8
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_0_REG_OFFSET 0x874
#define PINMUX_WKUP_DETECTOR_EN_0_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_0_EN_0_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_1_REG_OFFSET 0x878
#define PINMUX_WKUP_DETECTOR_EN_1_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_1_EN_1_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_2_REG_OFFSET 0x87c
#define PINMUX_WKUP_DETECTOR_EN_2_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_2_EN_2_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_3_REG_OFFSET 0x880
#define PINMUX_WKUP_DETECTOR_EN_3_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_3_EN_3_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_4_REG_OFFSET 0x884
#define PINMUX_WKUP_DETECTOR_EN_4_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_4_EN_4_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_5_REG_OFFSET 0x888
#define PINMUX_WKUP_DETECTOR_EN_5_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_5_EN_5_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_6_REG_OFFSET 0x88c
#define PINMUX_WKUP_DETECTOR_EN_6_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_6_EN_6_BIT 0
 
// Enables for the wakeup detectors.
#define PINMUX_WKUP_DETECTOR_EN_7_REG_OFFSET 0x890
#define PINMUX_WKUP_DETECTOR_EN_7_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_EN_7_EN_7_BIT 0
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_MODE_FIELD_WIDTH 3
#define PINMUX_WKUP_DETECTOR_FILTER_FIELD_WIDTH 1
#define PINMUX_WKUP_DETECTOR_MIODIO_FIELD_WIDTH 1
#define PINMUX_WKUP_DETECTOR_MULTIREG_COUNT 8
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_0_REG_OFFSET 0x894
#define PINMUX_WKUP_DETECTOR_0_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_0_MODE_0_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_0_MODE_0_OFFSET 0
#define PINMUX_WKUP_DETECTOR_0_MODE_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_0_MODE_0_MASK, .index = PINMUX_WKUP_DETECTOR_0_MODE_0_OFFSET })
#define PINMUX_WKUP_DETECTOR_0_MODE_0_VALUE_POSEDGE 0x0
#define PINMUX_WKUP_DETECTOR_0_MODE_0_VALUE_NEGEDGE 0x1
#define PINMUX_WKUP_DETECTOR_0_MODE_0_VALUE_EDGE 0x2
#define PINMUX_WKUP_DETECTOR_0_MODE_0_VALUE_TIMEDHIGH 0x3
#define PINMUX_WKUP_DETECTOR_0_MODE_0_VALUE_TIMEDLOW 0x4
#define PINMUX_WKUP_DETECTOR_0_FILTER_0_BIT 3
#define PINMUX_WKUP_DETECTOR_0_MIODIO_0_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_1_REG_OFFSET 0x898
#define PINMUX_WKUP_DETECTOR_1_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_1_MODE_1_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_1_MODE_1_OFFSET 0
#define PINMUX_WKUP_DETECTOR_1_MODE_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_1_MODE_1_MASK, .index = PINMUX_WKUP_DETECTOR_1_MODE_1_OFFSET })
#define PINMUX_WKUP_DETECTOR_1_FILTER_1_BIT 3
#define PINMUX_WKUP_DETECTOR_1_MIODIO_1_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_2_REG_OFFSET 0x89c
#define PINMUX_WKUP_DETECTOR_2_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_2_MODE_2_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_2_MODE_2_OFFSET 0
#define PINMUX_WKUP_DETECTOR_2_MODE_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_2_MODE_2_MASK, .index = PINMUX_WKUP_DETECTOR_2_MODE_2_OFFSET })
#define PINMUX_WKUP_DETECTOR_2_FILTER_2_BIT 3
#define PINMUX_WKUP_DETECTOR_2_MIODIO_2_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_3_REG_OFFSET 0x8a0
#define PINMUX_WKUP_DETECTOR_3_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_3_MODE_3_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_3_MODE_3_OFFSET 0
#define PINMUX_WKUP_DETECTOR_3_MODE_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_3_MODE_3_MASK, .index = PINMUX_WKUP_DETECTOR_3_MODE_3_OFFSET })
#define PINMUX_WKUP_DETECTOR_3_FILTER_3_BIT 3
#define PINMUX_WKUP_DETECTOR_3_MIODIO_3_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_4_REG_OFFSET 0x8a4
#define PINMUX_WKUP_DETECTOR_4_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_4_MODE_4_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_4_MODE_4_OFFSET 0
#define PINMUX_WKUP_DETECTOR_4_MODE_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_4_MODE_4_MASK, .index = PINMUX_WKUP_DETECTOR_4_MODE_4_OFFSET })
#define PINMUX_WKUP_DETECTOR_4_FILTER_4_BIT 3
#define PINMUX_WKUP_DETECTOR_4_MIODIO_4_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_5_REG_OFFSET 0x8a8
#define PINMUX_WKUP_DETECTOR_5_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_5_MODE_5_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_5_MODE_5_OFFSET 0
#define PINMUX_WKUP_DETECTOR_5_MODE_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_5_MODE_5_MASK, .index = PINMUX_WKUP_DETECTOR_5_MODE_5_OFFSET })
#define PINMUX_WKUP_DETECTOR_5_FILTER_5_BIT 3
#define PINMUX_WKUP_DETECTOR_5_MIODIO_5_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_6_REG_OFFSET 0x8ac
#define PINMUX_WKUP_DETECTOR_6_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_6_MODE_6_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_6_MODE_6_OFFSET 0
#define PINMUX_WKUP_DETECTOR_6_MODE_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_6_MODE_6_MASK, .index = PINMUX_WKUP_DETECTOR_6_MODE_6_OFFSET })
#define PINMUX_WKUP_DETECTOR_6_FILTER_6_BIT 3
#define PINMUX_WKUP_DETECTOR_6_MIODIO_6_BIT 4
 
// Configuration of wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_7_REG_OFFSET 0x8b0
#define PINMUX_WKUP_DETECTOR_7_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_7_MODE_7_MASK 0x7u
#define PINMUX_WKUP_DETECTOR_7_MODE_7_OFFSET 0
#define PINMUX_WKUP_DETECTOR_7_MODE_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_7_MODE_7_MASK, .index = PINMUX_WKUP_DETECTOR_7_MODE_7_OFFSET })
#define PINMUX_WKUP_DETECTOR_7_FILTER_7_BIT 3
#define PINMUX_WKUP_DETECTOR_7_MIODIO_7_BIT 4
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_TH_FIELD_WIDTH 8
#define PINMUX_WKUP_DETECTOR_CNT_TH_MULTIREG_COUNT 8
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_0_REG_OFFSET 0x8b4
#define PINMUX_WKUP_DETECTOR_CNT_TH_0_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_0_TH_0_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_0_TH_0_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_0_TH_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_0_TH_0_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_0_TH_0_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_1_REG_OFFSET 0x8b8
#define PINMUX_WKUP_DETECTOR_CNT_TH_1_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_1_TH_1_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_1_TH_1_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_1_TH_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_1_TH_1_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_1_TH_1_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_2_REG_OFFSET 0x8bc
#define PINMUX_WKUP_DETECTOR_CNT_TH_2_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_2_TH_2_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_2_TH_2_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_2_TH_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_2_TH_2_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_2_TH_2_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_3_REG_OFFSET 0x8c0
#define PINMUX_WKUP_DETECTOR_CNT_TH_3_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_3_TH_3_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_3_TH_3_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_3_TH_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_3_TH_3_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_3_TH_3_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_4_REG_OFFSET 0x8c4
#define PINMUX_WKUP_DETECTOR_CNT_TH_4_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_4_TH_4_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_4_TH_4_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_4_TH_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_4_TH_4_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_4_TH_4_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_5_REG_OFFSET 0x8c8
#define PINMUX_WKUP_DETECTOR_CNT_TH_5_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_5_TH_5_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_5_TH_5_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_5_TH_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_5_TH_5_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_5_TH_5_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_6_REG_OFFSET 0x8cc
#define PINMUX_WKUP_DETECTOR_CNT_TH_6_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_6_TH_6_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_6_TH_6_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_6_TH_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_6_TH_6_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_6_TH_6_OFFSET })
 
// Counter thresholds for wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_CNT_TH_7_REG_OFFSET 0x8d0
#define PINMUX_WKUP_DETECTOR_CNT_TH_7_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_CNT_TH_7_TH_7_MASK 0xffu
#define PINMUX_WKUP_DETECTOR_CNT_TH_7_TH_7_OFFSET 0
#define PINMUX_WKUP_DETECTOR_CNT_TH_7_TH_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_CNT_TH_7_TH_7_MASK, .index = PINMUX_WKUP_DETECTOR_CNT_TH_7_TH_7_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_SEL_FIELD_WIDTH 6
#define PINMUX_WKUP_DETECTOR_PADSEL_MULTIREG_COUNT 8
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_0_REG_OFFSET 0x8d4
#define PINMUX_WKUP_DETECTOR_PADSEL_0_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_0_SEL_0_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_0_SEL_0_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_0_SEL_0_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_0_SEL_0_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_0_SEL_0_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_1_REG_OFFSET 0x8d8
#define PINMUX_WKUP_DETECTOR_PADSEL_1_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_1_SEL_1_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_1_SEL_1_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_1_SEL_1_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_1_SEL_1_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_1_SEL_1_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_2_REG_OFFSET 0x8dc
#define PINMUX_WKUP_DETECTOR_PADSEL_2_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_2_SEL_2_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_2_SEL_2_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_2_SEL_2_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_2_SEL_2_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_2_SEL_2_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_3_REG_OFFSET 0x8e0
#define PINMUX_WKUP_DETECTOR_PADSEL_3_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_3_SEL_3_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_3_SEL_3_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_3_SEL_3_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_3_SEL_3_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_3_SEL_3_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_4_REG_OFFSET 0x8e4
#define PINMUX_WKUP_DETECTOR_PADSEL_4_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_4_SEL_4_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_4_SEL_4_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_4_SEL_4_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_4_SEL_4_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_4_SEL_4_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_5_REG_OFFSET 0x8e8
#define PINMUX_WKUP_DETECTOR_PADSEL_5_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_5_SEL_5_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_5_SEL_5_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_5_SEL_5_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_5_SEL_5_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_5_SEL_5_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_6_REG_OFFSET 0x8ec
#define PINMUX_WKUP_DETECTOR_PADSEL_6_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_6_SEL_6_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_6_SEL_6_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_6_SEL_6_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_6_SEL_6_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_6_SEL_6_OFFSET })
 
// Pad selects for pad wakeup condition detectors.
#define PINMUX_WKUP_DETECTOR_PADSEL_7_REG_OFFSET 0x8f0
#define PINMUX_WKUP_DETECTOR_PADSEL_7_REG_RESVAL 0x0u
#define PINMUX_WKUP_DETECTOR_PADSEL_7_SEL_7_MASK 0x3fu
#define PINMUX_WKUP_DETECTOR_PADSEL_7_SEL_7_OFFSET 0
#define PINMUX_WKUP_DETECTOR_PADSEL_7_SEL_7_FIELD \
  ((bitfield_field32_t) { .mask = PINMUX_WKUP_DETECTOR_PADSEL_7_SEL_7_MASK, .index = PINMUX_WKUP_DETECTOR_PADSEL_7_SEL_7_OFFSET })
 
// Cause registers for wakeup detectors.
#define PINMUX_WKUP_CAUSE_CAUSE_FIELD_WIDTH 1
#define PINMUX_WKUP_CAUSE_MULTIREG_COUNT 1
 
// Cause registers for wakeup detectors.
#define PINMUX_WKUP_CAUSE_REG_OFFSET 0x8f4
#define PINMUX_WKUP_CAUSE_REG_RESVAL 0x0u
#define PINMUX_WKUP_CAUSE_CAUSE_0_BIT 0
#define PINMUX_WKUP_CAUSE_CAUSE_1_BIT 1
#define PINMUX_WKUP_CAUSE_CAUSE_2_BIT 2
#define PINMUX_WKUP_CAUSE_CAUSE_3_BIT 3
#define PINMUX_WKUP_CAUSE_CAUSE_4_BIT 4
#define PINMUX_WKUP_CAUSE_CAUSE_5_BIT 5
#define PINMUX_WKUP_CAUSE_CAUSE_6_BIT 6
#define PINMUX_WKUP_CAUSE_CAUSE_7_BIT 7
 
#ifdef __cplusplus
}  // extern "C"
#endif
#endif  // _PINMUX_REG_DEFS_
// End generated register defines for pinmux